仅对英特尔可见 — GUID: wxq1575519260803
Ixiasoft
2.5.1. HDMI TX组件
HDMI TX顶层组件包括TX core顶层组件和IOPLL,收发器PHY复位控制器,收发器native PHY,TX PLL,TX重配置管理和输出缓冲器模块。
图 7. HDMI TX顶部组件
模块 | 说明 |
---|---|
HDMI TX Core | IP从顶层接收视频数据并执行辅助数据编码,音频数据编码,视频数据编码,加扰,TMDS编码或封装。 |
IOPLL | IOPLL (iopll_frl)为TX core生成FRL时钟。此参考时钟接收TX FPLL输出时钟。 FRL clock frequency = Data rate per lanes x 4 / (FRL characters per clock x 18) |
Transceiver PHY Reset Controller | 收发器PHY复位控制器确保TX收发器的可靠初始化。此控制器的复位输入由顶层触发,它根据模块内部的复位序列生成Transceiver Native PHY模块的对应模拟和数字复位信号。 此模块的tx_ready输出信号也用作HDMI Intel® FPGA IP的一个复位信号,指示收发器已启动并正在运行,并准备好从内核接收数据。 |
Transceiver Native PHY | 硬核收发器模块,接收来自HDMI TX内核的并行数据并在传输时串行化数据。
注: 为满足HDMI TX通道间偏移要求,将 Intel® Arria® 10 Transceiver Native PHY 参数编辑器中的TX channel bonding mode选项设为 PMA and PCS bonding。根据 Intel® Arria® 10 Transceiver PHY User Guide中的建议,您也需要将最大偏斜(set_max_skew)约束要求添加到收发器复位控制器(tx_digitalreset)的数字复位信号中。
|
TX PLL | 发送器PLL模块对Transceiver Native PHY模块提供串行快速时钟。对于此HDMI Intel® FPGA IP设计示例,fPLL用作TX PLL。 TX PLL有两个参考时钟。
|
TX Reconfiguration Management |
|
Output buffer | 此缓存器充当一个接口,与HDMI DDC的I2C接口和转接驱动器组件进行交互。 |
模式 | 数据速率 | Oversampler 1 (2x oversample) | Oversampler 2 (4x oversample) | Oversample Factor | Oversampled Data Rate (Mbps) |
---|---|---|---|---|---|
TMDS | 250–1000 | On | On | 8 | 2000–8000 |
TMDS | 1000–6000 | On | Off | 2 | 2000–12000 |
FRL | 3000 | Off | Off | 1 | 3000 |
FRL | 6000 | Off | Off | 1 | 6000 |
FRL | 8000 | Off | Off | 1 | 8000 |
FRL | 10000 | Off | Off | 1 | 10000 |
FRL | 12000 | Off | Off | 1 | 12000 |
图 8. TX重配置序列流程