HDMI Intel® Arria 10 FPGA IP设计示例用户指南

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ID 683156
日期 5/12/2021
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1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 2. HDMI 2.1设计示例(支持FRL = 1) 3. HDMI 2.0设计示例 (支持FRL = 0) 4. HDCP Over HDMI 2.0设计示例 5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 x
1.1. 生成设计 1.2. 仿真设计 1.3. 编译和测试设计 1.4. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(支持FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能 2.16. 升级您的设计
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试信息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 (支持FRL = 0) x
3.1. HDMI 2.0 RX-TX*重发送设计结构图 3.2. 硬件和软件要求 3.3. 目录结构 3.4. 设计组件 3.5. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.6. 时钟方案 3.7. 接口信号 3.8. 设计RTL参数 3.9. 硬件设置 3.10. 仿真测试台 3.11. 升级您的设计
4. HDCP Over HDMI 2.0设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. HDCP Over HDMI设计示例体系结构 4.3. Nios II处理器软件流程 4.4. 设计演练(Design Walkthrough) 4.5. FPGA设计中嵌入的加密密钥的保护 4.6. 安全注意事项 4.7. 调试指南
4.4. 设计演练(Design Walkthrough) x
4.4.1. 设置硬件 4.4.2. 生成设计 4.4.3. Include HDCP Production Keys 4.4.4. 编译设计 4.4.5. 查看结果
4.4.3. Include HDCP Production Keys x
4.4.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.4.5. 查看结果 x
4.4.5.1. 按钮和LED功能
4.7. 调试指南 x
4.7.1. HDCP状态信号 4.7.2. 修改HDCP软件参数 4.7.3. 从DCP秘钥文件的HDCP秘钥映射 4.7.4. 常见问题解答(FAQ)
4.7.3. 从DCP秘钥文件的HDCP秘钥映射 x
4.7.3.1. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.7.3.2. hdcp2x_rx_kmem.v文件 4.7.3.3. hdcp2x_tx_kmem.v文件
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南
2. HDMI 2.1设计示例(支持FRL = 1)
3. HDMI 2.0设计示例 (支持FRL = 0)
4. HDCP Over HDMI 2.0设计示例
5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史

3.6. 时钟方案

时钟方案显示了HDMI Intel® FPGA IP设计示例中的时钟域。
图 26.  HDMI Intel® FPGA IP设计示例时钟方案 ( Intel® Quartus® Prime Pro Edition)
图 27.  HDMI Intel® FPGA IP设计示例时钟方案( Intel® Quartus® Prime Standard Edition)
表 39.  时钟方案信号
时钟 设计中的信号名称 说明
TX IOPLL/ TX PLL Reference Clock 1 hdmi_clk_in

TX IOPLL和TX PLL的参考时钟。时钟频率与HDMI TX TMDS时钟通道的预期TMDS时钟频率相同。

对于此HDMI Intel® FPGA IP设计示例，出于演示的目的，此时钟连接到RX TMDS时钟。在您的应用中，您需要通过可编程振荡器提供一个TMDS时钟频率的专用时钟，以实现更好的抖动性能。

注： 请不要将收发器RX管脚用作TX PLL参考时钟。如果将HDMI TX refclk放置RX管脚上，那么您的设计将不适合。
TX Transceiver Clock Out tx_clk

从收发器恢复的时钟输出，频率根据数据速率和每个时钟的符号而变化。

TX收发器时钟输出频率 = 收发器数据速率/(每个时钟符号*10)
TX PLL Serial Clock tx_bonding_clocks

TX PLL生成的串行快速时钟。时钟频率是根据数据速率设置的。
TX/RX Link Speed Clock ls_clk

链接速度时钟。链路速度时钟频率取决于预期的TMDS时钟频率，过采样因子，每个时钟符号和TMDS比特时钟比率。

TMDS比特时钟比率 链路速度时钟频率
0 TMDS时钟频率/每时钟符号
1 TMDS时钟频率 *4/每时钟符号
TX/RX Video Clock vid_clk
视频数据时钟。视频数据时钟频率源自基于色深的TX链路速度时钟。
TMDS比特时钟比率 视频数据时钟频率
0 TMDS时钟/每时钟符号/色深因子
1 TMDS时钟*4/每时钟符号/色深因子
每个颜色比特数 色深因子
8 1
10 1.25
12 1.5
16 2.0
RX TMDS Clock tmds_clk_in

HDMI RX的TMDS，连接到IOPLL的参考时钟。

RX CDR Reference Clock 0 /TX PLL Reference Clock 0 fr_clk

RX CDR和TX PLL的自由运行参考时钟。上电校准需要此时钟。
RX CDR Reference Clock 1 iopll_outclk0

RX收发器的RX CDR的参考时钟。

数据速率 RX参考时钟频率

数据速率<1 Gbps

5× TMDS时钟频率

1 Gbps<数据速率 <3.4 Gbps

TMDS时钟频率

数据速率 >3.4 Gbps

4× TMDS时钟频率
  • 数据速率<1 Gbps：使过采样满足收发器最低数据速率要求。
  • 数据速率 >3.4 Gbps：对1/40的TMDS比特速率到时钟比率进行补偿，将收发器数据速率到时钟比率保持在1/10。
注： 请不要将收发器RX管脚用作CDR参考时钟。如果将HDMI RX refclk放置RX管脚上，那么您的设计将不适合。
RX Transceiver Clock Out rx_clk

从收发器恢复的时钟输出，频率根据数据速率和每个时钟的符号而变化。

RX收发器时钟输出频率 = 收发器数据速率/(每时钟符号*10)
Management Clock

mgmt_clk

一个用于以下组件的自由运行的100 MHz时钟：
  • 用于重配置的Avalon-MM接口
    • 频率范围要求在100–125 MHz之间。
  • 用于收发器复位序列的PHY复位控制器
    • 频率范围要求在1–500 MHz之间。
  • IOPLL重配置
    • 最大时钟频率为100 MHz。
  • RX Reconfiguration for management
  • CPU
  • I2C Master
I2C Clock
I2C Clock i2c_clk

100 MHz时钟输入，对I2C slave，HDMI RX core中的SCDC寄存器和EDID RAM提供时钟。

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