HDMI Intel® Arria 10 FPGA IP设计示例用户指南

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ID 683156
日期 5/12/2021
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文档目录 x
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 2. HDMI 2.1设计示例(支持FRL = 1) 3. HDMI 2.0设计示例 (支持FRL = 0) 4. HDCP Over HDMI 2.0设计示例 5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 x
1.1. 生成设计 1.2. 仿真设计 1.3. 编译和测试设计 1.4. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(支持FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能 2.16. 升级您的设计
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试信息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 (支持FRL = 0) x
3.1. HDMI 2.0 RX-TX*重发送设计结构图 3.2. 硬件和软件要求 3.3. 目录结构 3.4. 设计组件 3.5. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.6. 时钟方案 3.7. 接口信号 3.8. 设计RTL参数 3.9. 硬件设置 3.10. 仿真测试台 3.11. 升级您的设计
4. HDCP Over HDMI 2.0设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. HDCP Over HDMI设计示例体系结构 4.3. Nios II处理器软件流程 4.4. 设计演练(Design Walkthrough) 4.5. FPGA设计中嵌入的加密密钥的保护 4.6. 安全注意事项 4.7. 调试指南
4.4. 设计演练(Design Walkthrough) x
4.4.1. 设置硬件 4.4.2. 生成设计 4.4.3. Include HDCP Production Keys 4.4.4. 编译设计 4.4.5. 查看结果
4.4.3. Include HDCP Production Keys x
4.4.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.4.5. 查看结果 x
4.4.5.1. 按钮和LED功能
4.7. 调试指南 x
4.7.1. HDCP状态信号 4.7.2. 修改HDCP软件参数 4.7.3. 从DCP秘钥文件的HDCP秘钥映射 4.7.4. 常见问题解答(FAQ)
4.7.3. 从DCP秘钥文件的HDCP秘钥映射 x
4.7.3.1. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.7.3.2. hdcp2x_rx_kmem.v文件 4.7.3.3. hdcp2x_tx_kmem.v文件
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南
2. HDMI 2.1设计示例(支持FRL = 1)
3. HDMI 2.0设计示例 (支持FRL = 0)
4. HDCP Over HDMI 2.0设计示例
5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史

2.12. 硬件设置

HDMI FRL使能的设计示例支持HDMI 2.1，为标准HDMI视频流执行循环演示。
要运行硬件测试，需要将一个HDMI使能的器件(例如带有HDMI接口的显卡)连接到HDMI sink输入。此设计支持HDMI 2.1或者HDMI 2.0/1.4b source和sink。
  1. HDMI sink将端口解码为一个标准视频流并发送到时钟恢复内核。
  2. HDMI RX core解码视频，辅助和音频数据，通过DCFIFO并行环回到HDMI TX core。
  3. FMC子卡的HDMI source端口将映像发送到监控器。
注： 如果您想使用另一个Intel FPGA开发板，那么您必须更改器件约束(device assignment)和管脚约束(pin assignment)。收发器模拟设置针对 Intel® Arria® 10 FPGA开发套件和Bitec HDMI 2.1子卡进行了测试。您可以对您自己的电路板修改设置。
板载按钮和用户LED功能
按钮/LED 功能
cpu_resetn

按一次执行系统复位。
user_dipsw

用户定义的DIP开关，用于切换直通模式(passthrough mode)。

  • OFF (默认位置) = 直通

    FPGA上的HDMI RX从外部sink获取EDID，并将其提供给与它连接的外部source。

  • ON = 您可以从 Nios® II终端控制RX最大FRL速率。此命令通过操控最大FRL速率值来修改RX EDID。

请参考以不同的FRL速率运行设计来了解关于设置不同FRL速率的详细信息。

user_pb[0]

按一次将HPD信号切换到标准HDMI source。
user_pb[1]

保留。
user_pb[2]
按一次从与Bitec HDMI 2.1 FMC子卡的TX连接的sink读取SCDC寄存器。
注： 要使能读取操作，您必须在软件中将DEBUG_MODE设置为1。
USER_LED[0]
RX TMDS时钟PLL锁定状态。
  • 0 = Unlocked
  • 1 = Locked
USER_LED[1]
RX收发器准备就绪状态。
  • 0 = Not ready
  • 1 = Ready
USER_LED[2]
RX链路速度时钟PLL和RX视频和FRL时钟PLL锁定状态。
  • 0 = 任何一个RX时钟PLL都未锁定。
  • 1 = 两个RX时钟PLL都已锁定。
USER_LED[3]
RX HDMI core对齐和偏斜锁定状态。
  • 0 = 至少1个通道是未锁定的。
  • 1 = 所有通道均已锁定。
USER_LED[4]
RX HDMI视频锁定状态。
  • 0 = Unlocked
  • 1 = Locked
USER_LED[5]
TX链路速度时钟PLL和RX视频和FRL时钟PLL锁定状态。
  • 0 = 任何一个TX时钟PLL都未锁定。
  • 1 = 两个TX时钟PLL都已锁定。
USER_LED[6]
TX收发器ready状态。
  • 0 = Not ready
  • 1 = Ready
USER_LED[7]
TX链路训练状态。
  • 0 = Failed
  • 1 = Passed
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