HDMI Intel® Arria 10 FPGA IP设计示例用户指南

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ID 683156
日期 5/12/2021
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1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 2. HDMI 2.1设计示例(支持FRL = 1) 3. HDMI 2.0设计示例 (支持FRL = 0) 4. HDCP Over HDMI 2.0设计示例 5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 x
1.1. 生成设计 1.2. 仿真设计 1.3. 编译和测试设计 1.4. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(支持FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能 2.16. 升级您的设计
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试信息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 (支持FRL = 0) x
3.1. HDMI 2.0 RX-TX*重发送设计结构图 3.2. 硬件和软件要求 3.3. 目录结构 3.4. 设计组件 3.5. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.6. 时钟方案 3.7. 接口信号 3.8. 设计RTL参数 3.9. 硬件设置 3.10. 仿真测试台 3.11. 升级您的设计
4. HDCP Over HDMI 2.0设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. HDCP Over HDMI设计示例体系结构 4.3. Nios II处理器软件流程 4.4. 设计演练(Design Walkthrough) 4.5. FPGA设计中嵌入的加密密钥的保护 4.6. 安全注意事项 4.7. 调试指南
4.4. 设计演练(Design Walkthrough) x
4.4.1. 设置硬件 4.4.2. 生成设计 4.4.3. Include HDCP Production Keys 4.4.4. 编译设计 4.4.5. 查看结果
4.4.3. Include HDCP Production Keys x
4.4.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.4.5. 查看结果 x
4.4.5.1. 按钮和LED功能
4.7. 调试指南 x
4.7.1. HDCP状态信号 4.7.2. 修改HDCP软件参数 4.7.3. 从DCP秘钥文件的HDCP秘钥映射 4.7.4. 常见问题解答(FAQ)
4.7.3. 从DCP秘钥文件的HDCP秘钥映射 x
4.7.3.1. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.7.3.2. hdcp2x_rx_kmem.v文件 4.7.3.3. hdcp2x_tx_kmem.v文件
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南
2. HDMI 2.1设计示例(支持FRL = 1)
3. HDMI 2.0设计示例 (支持FRL = 0)
4. HDCP Over HDMI 2.0设计示例
5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史

4.7. 调试指南

本节介绍了可用于调试的HDCP状态信号和软件参数，还包括有关运行设计示例的常见问题解答(FAQ)。
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