DMAC1_Common Summary

DW_axi_dmac common register address block

Base Address: 0x10DC0000


Register Address Offset	Bit Fields
`i_dma__dmac1_ahb_slv__10dc0000__Common_Registers_Address_Block__SEG_L4_AHB_dmac1_s_0x0_0x10000`
`DMAC_IDREG` `0x0` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_IDREG` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_IDREG` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`DMAC_ID` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`DMAC_ID` `RO 0x0`
`DMAC_COMPVERREG` `0x8` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_COMPVERREG` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_COMPVERREG` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`DMAC_COMPVER` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`DMAC_COMPVER` `RO 0x0`
`DMAC_CFGREG` `0x16` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CFGREG` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CFGREG` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CFGREG` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CFGREG` `RO 0x0`														`INT_EN` `RW 0x0`	`DMAC_EN` `RW 0x0`
`DMAC_CHENREG` `0x24` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHENREG` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`CH8_ABORT_WE` `WO 0x0`	`CH7_ABORT_WE` `WO 0x0`	`CH6_ABORT_WE` `WO 0x0`	`CH5_ABORT_WE` `WO 0x0`	`CH4_ABORT_WE` `WO 0x0`	`CH3_ABORT_WE` `WO 0x0`	`CH2_ABORT_WE` `WO 0x0`	`CH1_ABORT_WE` `WO 0x0`	`CH8_ABORT` `RW 0x0`	`CH7_ABORT` `RW 0x0`	`CH6_ABORT` `RW 0x0`	`CH5_ABORT` `RW 0x0`	`CH4_ABORT` `RW 0x0`	`CH3_ABORT` `RW 0x0`	`CH2_ABORT` `RW 0x0`	`CH1_ABORT` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`CH8_SUSP_WE` `WO 0x0`	`CH7_SUSP_WE` `WO 0x0`	`CH6_SUSP_WE` `WO 0x0`	`CH5_SUSP_WE` `WO 0x0`	`CH4_SUSP_WE` `WO 0x0`	`CH3_SUSP_WE` `WO 0x0`	`CH2_SUSP_WE` `WO 0x0`	`CH1_SUSP_WE` `WO 0x0`	`CH8_SUSP` `RW 0x0`	`CH7_SUSP` `RW 0x0`	`CH6_SUSP` `RW 0x0`	`CH5_SUSP` `RW 0x0`	`CH4_SUSP` `RW 0x0`	`CH3_SUSP` `RW 0x0`	`CH2_SUSP` `RW 0x0`	`CH1_SUSP` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`CH8_EN_WE` `WO 0x0`	`CH7_EN_WE` `WO 0x0`	`CH6_EN_WE` `WO 0x0`	`CH5_EN_WE` `WO 0x0`	`CH4_EN_WE` `WO 0x0`	`CH3_EN_WE` `WO 0x0`	`CH2_EN_WE` `WO 0x0`	`CH1_EN_WE` `WO 0x0`	`CH8_EN` `RW 0x0`	`CH7_EN` `RW 0x0`	`CH6_EN` `RW 0x0`	`CH5_EN` `RW 0x0`	`CH4_EN` `RW 0x0`	`CH3_EN` `RW 0x0`	`CH2_EN` `RW 0x0`	`CH1_EN` `RW 0x0`
`DMAC_INTSTATUSREG` `0x48` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_INTSTATUSREG_63to17` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_INTSTATUSREG_63to17` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_INTSTATUSREG_63to17` `RO 0x0`															`CommonReg_IntStat` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_INTSTATUSREG` `RO 0x0`								`CH8_IntStat` `RO 0x0`	`CH7_IntStat` `RO 0x0`	`CH6_IntStat` `RO 0x0`	`CH5_IntStat` `RO 0x0`	`CH4_IntStat` `RO 0x0`	`CH3_IntStat` `RO 0x0`	`CH2_IntStat` `RO 0x0`	`CH1_IntStat` `RO 0x0`
`DMAC_COMMONREG_INTCLEARREG` `0x56` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_COMMONREG_INTCLEARREG_63to21` `WO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_COMMONREG_INTCLEARREG_63to21` `WO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_COMMONREG_INTCLEARREG_63to21` `WO 0x0`											`Clear_MXIF2_BCH_EccPROT_UnCorrERR_IntStat` `WO 0x0`	`Clear_MXIF2_BCH_EccPROT_CorrERR_IntStat` `WO 0x0`	`Clear_MXIF2_RCH1_EccPROT_UnCorrERR_IntStat` `WO 0x0`	`Clear_MXIF2_RCH1_EccPROT_CorrERR_IntStat` `WO 0x0`	`Clear_MXIF2_RCH0_EccPROT_UnCorrERR_IntStat` `WO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`Clear_MXIF2_RCH0_EccPROT_CorrERR_IntStat` `WO 0x0`	`Clear_MXIF1_BCH_EccPROT_UnCorrERR_IntStat` `WO 0x0`	`Clear_MXIF1_BCH_EccPROT_CorrERR_IntStat` `WO 0x0`	`Clear_MXIF1_RCH1_EccPROT_UnCorrERR_IntStat` `WO 0x0`	`Clear_MXIF1_RCH1_EccPROT_CorrERR_IntStat` `WO 0x0`	`Clear_MXIF1_RCH0_EccPROT_UnCorrERR_IntStat` `WO 0x0`	`Clear_MXIF1_RCH0_EccPROT_CorrERR_IntStat` `WO 0x0`	`Clear_SLVIF_UndefinedReg_DEC_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_CommonReg_WRPARITY_ERR_IntStat` `WO 0x0`	`RSVD_DMAC_COMMONREG_INTCLEARREG_6to4` `WO 0x0`			`Clear_SLVIF_CommonReg_WrOnHold_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_CommonReg_RD2WO_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_CommonReg_WR2RO_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_CommonReg_DEC_ERR_IntStat` `WO 0x0`
`DMAC_COMMONREG_INTSTATUS_ENABLEREG` `0x64` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_COMMONREG_INTSTATUS_ENABLEREG_63to21` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_COMMONREG_INTSTATUS_ENABLEREG_63to21` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_COMMONREG_INTSTATUS_ENABLEREG_63to21` `RO 0x0`											`Enable_MXIF2_BCH_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`Enable_MXIF2_BCH_EccPROT_CorrERR_IntStat` `RO 0x0`	`Enable_MXIF2_RCH1_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`Enable_MXIF2_RCH1_EccPROT_CorrERR_IntStat` `RO 0x0`	`Enable_MXIF2_RCH0_EccPROT_UnCorrERR_IntStat` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`Enable_MXIF2_RCH0_EccPROT_CorrERR_IntStat` `RO 0x0`	`Enable_MXIF1_BCH_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`Enable_MXIF1_BCH_EccPROT_CorrERR_IntStat` `RO 0x0`	`Enable_MXIF1_RCH1_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`Enable_MXIF1_RCH1_EccPROT_CorrERR_IntStat` `RO 0x0`	`Enable_MXIF1_RCH0_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`Enable_MXIF1_RCH0_EccPROT_CorrERR_IntStat` `RO 0x0`	`Enable_SLVIF_UndefinedReg_DEC_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_CommonReg_WRPARITY_ERR_IntStat` `RO 0x0`	`RSVD_DMAC_COMMONREG_INTSTATUS_ENABLEREG_6to4` `RO 0x0`			`Enable_SLVIF_CommonReg_WrOnHold_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_CommonReg_RD2WO_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_CommonReg_WR2RO_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_CommonReg_DEC_ERR_IntStat` `RW 0x0`
`DMAC_COMMONREG_INTSIGNAL_ENABLEREG` `0x72` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_COMMONREG_INTSIGNAL_ENABLEREG_63to21` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_COMMONREG_INTSIGNAL_ENABLEREG_63to21` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_COMMONREG_INTSIGNAL_ENABLEREG_63to21` `RO 0x0`											`Enable_MXIF2_BCH_EccPROT_UnCorrERR_IntSignal` `RO 0x0`	`Enable_MXIF2_BCH_EccPROT_CorrERR_IntSignal` `RO 0x0`	`Enable_MXIF2_RCH1_EccPROT_UnCorrERR_IntSignal` `RO 0x0`	`Enable_MXIF2_RCH1_EccPROT_CorrERR_IntSignal` `RO 0x0`	`Enable_MXIF2_RCH0_EccPROT_UnCorrERR_IntSignal` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`Enable_MXIF2_RCH0_EccPROT_CorrERR_IntSignal` `RO 0x0`	`Enable_MXIF1_BCH_EccPROT_UnCorrERR_IntSignal` `RO 0x0`	`Enable_MXIF1_BCH_EccPROT_CorrERR_IntSignal` `RO 0x0`	`Enable_MXIF1_RCH1_EccPROT_UnCorrERR_IntSignal` `RO 0x0`	`Enable_MXIF1_RCH1_EccPROT_CorrERR_IntSignal` `RO 0x0`	`Enable_MXIF1_RCH0_EccPROT_UnCorrERR_IntSignal` `RO 0x0`	`Enable_MXIF1_RCH0_EccPROT_CorrERR_IntSignal` `RO 0x0`	`Enable_SLVIF_UndefinedReg_DEC_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_CommonReg_WRPARITY_ERR_IntSignal` `RO 0x0`	`RSVD_DMAC_COMMONREG_INTSIGNAL_ENABLEREG_6to4` `RO 0x0`			`Enable_SLVIF_CommonReg_WrOnHold_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_CommonReg_RD2WO_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_CommonReg_WR2RO_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_CommonReg_DEC_ERR_IntSignal` `RW 0x0`
`DMAC_COMMONREG_INTSTATUSREG` `0x80` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_COMMONREG_INTSTATUSREG_63to21` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_COMMONREG_INTSTATUSREG_63to21` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_COMMONREG_INTSTATUSREG_63to21` `RO 0x0`											`MXIF2_BCH_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`MXIF2_BCH_EccPROT_CorrERR_IntStat` `RO 0x0`	`MXIF2_RCH1_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`MXIF2_RCH1_EccPROT_CorrERR_IntStat` `RO 0x0`	`MXIF2_RCH0_EccPROT_UnCorrERR_IntStat` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`MXIF2_RCH0_EccPROT_CorrERR_IntStat` `RO 0x0`	`MXIF1_BCH_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`MXIF1_BCH_EccPROT_CorrERR_IntStat` `RO 0x0`	`MXIF1_RCH1_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`MXIF1_RCH1_EccPROT_CorrERR_IntStat` `RO 0x0`	`MXIF1_RCH0_EccPROT_UnCorrERR_IntStat` `RO 0x0`	`MXIF1_RCH0_EccPROT_CorrERR_IntStat` `RO 0x0`	`SLVIF_UndefinedReg_DEC_ERR_IntStat` `RO 0x0`	`SLVIF_CommonReg_WRPARITY_ERR_IntStat` `RO 0x0`	`RSVD_DMAC_COMMONREG_INTSTATUSREG_6to4` `RO 0x0`			`SLVIF_CommonReg_WrOnHold_ERR_IntStat` `RO 0x0`	`SLVIF_CommonReg_RD2WO_ERR_IntStat` `RO 0x0`	`SLVIF_CommonReg_WR2RO_ERR_IntStat` `RO 0x0`	`SLVIF_CommonReg_DEC_ERR_IntStat` `RO 0x0`
`DMAC_RESETREG` `0x88` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_ResetReg_1to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_ResetReg_1to63` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_ResetReg_1to63` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_ResetReg_1to63` `RO 0x0`															`DMAC_RST` `RW 0x0`
`DMAC_LOWPOWER_CFGREG` `0x96` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_LOWPOWER_CFGREG_63to56` `RO 0x0`								`MXIF_LPDLY` `RW 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`SBIU_LPDLY` `RW 0x0`								`GLCH_LPDLY` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_LOWPOWER_CFGREG_31to4` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_LOWPOWER_CFGREG_31to4` `RO 0x0`												`MXIF_CSLP_EN` `RW 0x0`	`SBIU_CSLP_EN` `RW 0x0`	`CHNL_CSLP_EN` `RW 0x0`	`GBL_CSLP_EN` `RW 0x0`