Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南

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ID 683704
日期 1/10/2020
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1. 概述 2. CvP介绍 3. CvP拓扑 4. 设计考量 5. CvP驱动程序和寄存器 6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档 8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史
1. 概述 x
1.1. 使用CvP的优势 1.2. CvP系统 1.3. CvP模式
1.3. CvP模式 x
1.3.1. CvP限制和约束
1.3.1. CvP限制和约束 x
1.3.1.1. CvP错误恢复
2. CvP介绍 x
2.1. 配置映像 2.2. CvP模式 2.3. 压缩功能 2.4. 管脚说明
2.2. CvP模式 x
2.2.1. CvP初始化模式 2.2.2. CvP更新模式
3. CvP拓扑 x
3.1. 单个Endpoint 3.2. 多个Endpoints
4. 设计考量 x
4.1. 开放系统的CvP设计 4.2. 封闭系统的CvP设计
4.1. 开放系统的CvP设计 x
4.1.1. FPGA电源斜坡时间要求 4.1.2. PCIe* 唤醒时间要求
4.1.2. PCIe* 唤醒时间要求 x
4.1.2.1. 对于CvP初始化模式 4.1.2.2. CvP更新模式
5. CvP驱动程序和寄存器 x
5.1. CvP驱动程序支持 5.2. CvP驱动程序流程 5.3. CvP的VSEC寄存器
5.3. CvP的VSEC寄存器 x
5.3.1. Vendor Specific Capability Header Register（供应商指定功能头寄存器） 5.3.2. Vendor Specific Header Register（供应商指定头寄存器） 5.3.3. Intel Marker Register（标记符寄存器） 5.3.4. User Configurable Device/Board ID Register（用户可配置器件/电路板ID寄存器） 5.3.5. CvP Status Register（CvP状态寄存器） 5.3.6. CvP Mode Control Register（CvP模式控制寄存器） 5.3.7. CvP Data Registers（CvP数据寄存器） 5.3.8. CvP Programming Control Register（CvP编程控制寄存器） 5.3.9. CvP Credit Register（CvP信用寄存器）
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 x
6.1. CvP初始化模式实现 6.2. CvP更新模式实现
6.1. CvP初始化模式实现 x
6.1.1. 生成用于 Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express的Synthesis HDL文件 6.1.2. 设置器件和管脚选项中的CvP参数 6.1.3. 编译设计 6.1.4. 转换SOF文件 6.1.5. 硬件初启
6.1.5. 硬件初启 x
6.1.5.1. 在Linux系统中安装开源CvP Driver 6.1.5.2. 修改MSEL/DIP开启 Intel® Stratix® 10 FPGA开发套件 6.1.5.3. 编程CvP映像
6.2. CvP更新模式实现 x
6.2.1. 安装 PCIe* Hard IP 6.2.2. 设置CvP参数 6.2.3. 设置Base Revision 6.2.4. 设置并编译已更新版本 6.2.5. 转换更新版本的SOF文件 6.2.6. 使用基础版本映像编程FPGA
6.2.3. 设置Base Revision x
6.2.3.1. 创建保留内核分区 6.2.3.2. 定义逻辑锁定区域 6.2.3.3. 编译和导出根分区
1. 概述
2. CvP介绍
3. CvP拓扑
4. 设计考量
5. CvP驱动程序和寄存器
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤
7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档
8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史

6.2.4. 设置并编译已更新版本

本小节中，将创建一个新版本，作为基础设计的更新版本。新版本将重复使用从基础版本导出的根分区。但使用新的内核逻辑。

执行如下步骤创建并编译更新版本：

  1. 创建新版本，点击Project > Revisions。
  2. 出现新的Revision窗口。要创建新版本，可双击<<new revision>>。出现Create Revision对话框。
  3. 在Revision name字段中指定版本名称。
  4. 对于Based on revision，选择基础设计，本设计实例中，基础设计被称为top。
  5. 使能该工程对根分区使用Partition Database (.qdb)文件。浏览并添加从基础设计生成的root_partition.qdb。该设置也出现在Design Partitions窗口中。
  6. 对于Revision Type，请选择same as top。
  7. 点击OK， Intel® Quartus® Prime退出先前的基础设计并加载新的设计版本。通过 Intel® Quartus® Prime自动打开新版本。可通过 Intel® Quartus® Prime顶部工具栏确定当前开启的设计版本。
    图 20. 创建版本
  8. pcie_example_design_update版本中，请确保从Design Partitions Window- Post Final Export File中删除root_partition.qdb。
    图 21. 删除root_partition.qdb
  9. 创建用于替换/更新分区的新实例或模块。
  10. 使用设计分区窗口中的实体重新绑定分配更改与保留内核分区相关的逻辑。使用实体重新绑定分配时请确保选择实体重新绑定栏。
    图 22. 实体重新绑定栏
    例如，首先使用green_led作为保留内核分区中的逻辑。现在通过实体重新绑定将green_led逻辑更改为red_led，并以red_led实例替代green_led实例。
    图 23.  green_led实体重新绑定为 red_led
    请确保 Intel® Quartus® Prime工程top_update包含 Intel® Quartus® Prime中与已更新Reserved Core分区逻辑相关的源文件。
  11. Intel® Quartus® Prime中，点击Assignments > Settings > Files并删除green_led.v文件，然后以red_led.v文件替代。
  12. 验证.qsf文件中如下行： 
    set_instance_assignment -name ENTITY_REBINDING red_led -to led_inst_0 -entity top_hw
  13. 要运行编译，请点击Processing > Start Compilation。
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