Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南

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ID 683704
日期 1/10/2020
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1. 概述 2. CvP介绍 3. CvP拓扑 4. 设计考量 5. CvP驱动程序和寄存器 6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档 8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史
1. 概述 x
1.1. 使用CvP的优势 1.2. CvP系统 1.3. CvP模式
1.3. CvP模式 x
1.3.1. CvP限制和约束
1.3.1. CvP限制和约束 x
1.3.1.1. CvP错误恢复
2. CvP介绍 x
2.1. 配置映像 2.2. CvP模式 2.3. 压缩功能 2.4. 管脚说明
2.2. CvP模式 x
2.2.1. CvP初始化模式 2.2.2. CvP更新模式
3. CvP拓扑 x
3.1. 单个Endpoint 3.2. 多个Endpoints
4. 设计考量 x
4.1. 开放系统的CvP设计 4.2. 封闭系统的CvP设计
4.1. 开放系统的CvP设计 x
4.1.1. FPGA电源斜坡时间要求 4.1.2. PCIe* 唤醒时间要求
4.1.2. PCIe* 唤醒时间要求 x
4.1.2.1. 对于CvP初始化模式 4.1.2.2. CvP更新模式
5. CvP驱动程序和寄存器 x
5.1. CvP驱动程序支持 5.2. CvP驱动程序流程 5.3. CvP的VSEC寄存器
5.3. CvP的VSEC寄存器 x
5.3.1. Vendor Specific Capability Header Register（供应商指定功能头寄存器） 5.3.2. Vendor Specific Header Register（供应商指定头寄存器） 5.3.3. Intel Marker Register（标记符寄存器） 5.3.4. User Configurable Device/Board ID Register（用户可配置器件/电路板ID寄存器） 5.3.5. CvP Status Register（CvP状态寄存器） 5.3.6. CvP Mode Control Register（CvP模式控制寄存器） 5.3.7. CvP Data Registers（CvP数据寄存器） 5.3.8. CvP Programming Control Register（CvP编程控制寄存器） 5.3.9. CvP Credit Register（CvP信用寄存器）
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 x
6.1. CvP初始化模式实现 6.2. CvP更新模式实现
6.1. CvP初始化模式实现 x
6.1.1. 生成用于 Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express的Synthesis HDL文件 6.1.2. 设置器件和管脚选项中的CvP参数 6.1.3. 编译设计 6.1.4. 转换SOF文件 6.1.5. 硬件初启
6.1.5. 硬件初启 x
6.1.5.1. 在Linux系统中安装开源CvP Driver 6.1.5.2. 修改MSEL/DIP开启 Intel® Stratix® 10 FPGA开发套件 6.1.5.3. 编程CvP映像
6.2. CvP更新模式实现 x
6.2.1. 安装 PCIe* Hard IP 6.2.2. 设置CvP参数 6.2.3. 设置Base Revision 6.2.4. 设置并编译已更新版本 6.2.5. 转换更新版本的SOF文件 6.2.6. 使用基础版本映像编程FPGA
6.2.3. 设置Base Revision x
6.2.3.1. 创建保留内核分区 6.2.3.2. 定义逻辑锁定区域 6.2.3.3. 编译和导出根分区
1. 概述
2. CvP介绍
3. CvP拓扑
4. 设计考量
5. CvP驱动程序和寄存器
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤
7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档
8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史

4.1.2.1. 对于CvP初始化模式

为满足对CvP初始化模式中 PCIe* Hard IP的120 ms唤醒要求，就需要使用外设映像，因为外设映像的配置时间显著少于完整FPGA配置时间。必须使用Active Serial x4（快速模式）或Avalon-ST x8配置方案进行外设映像配置。

为确保配置成功，所有POR监控的供电都必须在10 ms斜升时间内单调上升到操作范围。PERST#信号会显示FPGA电源已在其指定电压容限范围，且REFCLK稳定1。内部状态 信号显示外设映像已加载后，嵌入式硬复位控制器触发。该复位不会触发PERST#。对于CvP初始化模式， PCIe* 链路支持FPGA内核映像配置和用户模式中的后续 PCIe* 应用程序。

注： 对于具有Gen 2/Gen 3能力的Endpoint，在加载比特流（core.rbf）后，Intel建议验证已训练到所需Gen 2/Gen3速率的链路。如果链路未以Gen 2/Gen3运行，则软件会触发Endpoint重新训练。
图 6. CvP初始化模式中的 PCIe* 时序
表 4.  CvP初始化模式中的上电时间排序
时序 时间范围（ms） 说明
a 2-6.5 FPGA POR延迟时间（AS Fast Mode)
b 80 CvP初始化模式中（收发器校准之前）从FPGA上电到外设配置结束的最长时间。
c 20 PERST#解除置位之前的最短校准时间
d 60 最小收发器校准窗口
e 80 一般收发器校准窗口
f 100 来自主机的最短PERST#信号。
g 120 从FPGA上电到CvP初始化模式中外设配置结束（包括收发器校准）的最长时间。
h 20 PCIe* 链路进入训练状态前，来自主机的PERST#信号最长无效时间
i 100 PERST#解除置位后， PCIe* 器件必须进入L0的最长时间。
注： 100 ms时序范围仅适用于 PCIe* Gen1/Gen2。 PCIe* Gen 3不需要满足100 ms时序要求。
j 10 FPGA中所有POR监控的电源的最大斜上升时间要求，以达到其相应操作范围。
1 为达到145 ms链路训练完成时间，供电电源稳定后REFCLK必须保持80 ms稳定时间
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