Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南

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ID 683704
日期 1/10/2020
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1. 概述 2. CvP介绍 3. CvP拓扑 4. 设计考量 5. CvP驱动程序和寄存器 6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档 8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史
1. 概述 x
1.1. 使用CvP的优势 1.2. CvP系统 1.3. CvP模式
1.3. CvP模式 x
1.3.1. CvP限制和约束
1.3.1. CvP限制和约束 x
1.3.1.1. CvP错误恢复
2. CvP介绍 x
2.1. 配置映像 2.2. CvP模式 2.3. 压缩功能 2.4. 管脚说明
2.2. CvP模式 x
2.2.1. CvP初始化模式 2.2.2. CvP更新模式
3. CvP拓扑 x
3.1. 单个Endpoint 3.2. 多个Endpoints
4. 设计考量 x
4.1. 开放系统的CvP设计 4.2. 封闭系统的CvP设计
4.1. 开放系统的CvP设计 x
4.1.1. FPGA电源斜坡时间要求 4.1.2. PCIe* 唤醒时间要求
4.1.2. PCIe* 唤醒时间要求 x
4.1.2.1. 对于CvP初始化模式 4.1.2.2. CvP更新模式
5. CvP驱动程序和寄存器 x
5.1. CvP驱动程序支持 5.2. CvP驱动程序流程 5.3. CvP的VSEC寄存器
5.3. CvP的VSEC寄存器 x
5.3.1. Vendor Specific Capability Header Register（供应商指定功能头寄存器） 5.3.2. Vendor Specific Header Register（供应商指定头寄存器） 5.3.3. Intel Marker Register（标记符寄存器） 5.3.4. User Configurable Device/Board ID Register（用户可配置器件/电路板ID寄存器） 5.3.5. CvP Status Register（CvP状态寄存器） 5.3.6. CvP Mode Control Register（CvP模式控制寄存器） 5.3.7. CvP Data Registers（CvP数据寄存器） 5.3.8. CvP Programming Control Register（CvP编程控制寄存器） 5.3.9. CvP Credit Register（CvP信用寄存器）
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤 x
6.1. CvP初始化模式实现 6.2. CvP更新模式实现
6.1. CvP初始化模式实现 x
6.1.1. 生成用于 Avalon® -ST Intel® Stratix® 10 Hard IP for PCI Express的Synthesis HDL文件 6.1.2. 设置器件和管脚选项中的CvP参数 6.1.3. 编译设计 6.1.4. 转换SOF文件 6.1.5. 硬件初启
6.1.5. 硬件初启 x
6.1.5.1. 在Linux系统中安装开源CvP Driver 6.1.5.2. 修改MSEL/DIP开启 Intel® Stratix® 10 FPGA开发套件 6.1.5.3. 编程CvP映像
6.2. CvP更新模式实现 x
6.2.1. 安装 PCIe* Hard IP 6.2.2. 设置CvP参数 6.2.3. 设置Base Revision 6.2.4. 设置并编译已更新版本 6.2.5. 转换更新版本的SOF文件 6.2.6. 使用基础版本映像编程FPGA
6.2.3. 设置Base Revision x
6.2.3.1. 创建保留内核分区 6.2.3.2. 定义逻辑锁定区域 6.2.3.3. 编译和导出根分区
1. 概述
2. CvP介绍
3. CvP拓扑
4. 设计考量
5. CvP驱动程序和寄存器
6. 了解 Intel® Stratix® 10中CvP初始化和更新模式的设计步骤
7. Intel® Stratix® 10 Configuration via Protocol (CvP)实现用户指南存档
8. Intel® Stratix® 10 Configuration via Protocol实现用户指南的文档修订历史

5.3.6. CvP Mode Control Register（CvP模式控制寄存器）

表 11.  CvP Mode Control Register (Byte Offset: 0xBA0)
比特 名称 复位值 访问权限 说明
[31:3] — 0x0000 RO 保留。
[2] — 0x0000 RW 保留3。
[1] PLD_DISABLE 1'b0 RW/RO 使能/禁用PLD接口。其允许Host驱动程序在USER MODE解除置位前先切换出PLD接口，并且仅在USER MODE已置位后在切换回PLD接口。此帮助可防止USER MODE切换期间出现任何故障或竞争状态。
  • 1：禁用应用程序层接口。
  • 0：使能应用程序层接口。
当10 us内无其他TLP传入HIP或从HIP传出时，则仅更改该信号的值。更改该值后，10 us内无TLP信号 对HIP发布。进入CVP后，应先设置该比特再设置CVP_MODE。退出CVP后，应先清除CVP_MODE再清除该比特。这样就可确保CVP期间无PLD。当cvp_en=1时，该字段为RW；cvp_en=0时，为RO。
[0] CVP_MODE 1'b0 RW 控制PCI Express的Hard IP处于CVP_MODE或常规模式。
  • 1: CVP_MODE有效。发送到SDM有效和所有TLP的信号路由到Configuration Space（配置空间）。如果CVP_EN = 0，则无法使能CVP_MODE。
  • 0: IP核处于常规模式且TLP路由到FPGA架构。
3 Intel® 建议将保留位设置为0以进行写操作。对于读操作， PCIe* IP时钟生成0作为输出。
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