1.3.2. 项目分层

PCI Express高性能参考设计

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ID 683541

日期 10/13/2015

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Ixiasoft

Arria V，Cyclone V，和Stratix V参考设计的目录结构不同于早期器件系列。

Arria V，Cyclone V，和Stratix V器件使用下列目录结构：

这些器件使用以下目录结构：

top或top_ <n> gx—top为硬核IP实现的顶层项目目录。软核IP实现可能会有一个<n> gx后缀，其中<n>表示通道数。这两种情况中，顶层实体都是top_example_chaining_top。
top_examples/chaining_dma—包含实现chaining DMA的设计文件。
ip_compiler_for_pci_express—包含用于PCI Express的目录文件。

参考设计支持512 Bytes的最大负载量。已接受完成和请求的所需性能被设置为Maximum。以下列表显示了所支持器件的设置。

表 2. PCI Express IP内核系统设置–Stratix V GX器件
参数	值
PCIe IP core type	PCI Express硬核IP
PCIe System Parameters
PHY type	Stratix V GX
PHY interface	串行
System Settings
Number of lanes	x8
Lane rate	Gen2 (5.0 Gbps)
Port type	本地端点
PCI Express Base Specification version	2.1
Application interface	Avalon-ST 128-bit
RX buffer credit allocation	低
Reference clock frequency	100 Mhz
Use 62.5 MHz application clock	OFF
Use deprecated RX Avalon-ST data byte enable port(rx_st_be)	ON
Enable byte parity ports on Avalon-ST interface	OFF
Enable multiple packets per cycle	OFF
Enable configuration via the PCIe link	OFF
Use credit consumed selection port tx_cons_cred_sel	OFF
Enable Configuration Bypass	OFF
Enable Hard IP reconfiguration	OFF

表 3. PCI寄存器设置–Stratix V GX器件
PCI基地址寄存器（Type 0配置空间）
BAR	BAR类型	BAR大小
0	32-bit非预可取存储器	256 MBytes - 28 bits
1	禁用	N/A
2	32-bit非预可取存储器	1 KBytes - 10 bits
根端口基础及限制寄存器
输入/输出	禁用
可预取存储器	禁用
PCI Read-Only Registers
寄存器名称	值	附加信息
Vendor ID	`0x1172`	供应商ID可以为0x1172或0xB0D8。此参数对设计行为无影响。
Device ID	`0xE001`	N/A
Revision ID	`0x1`	N/A
Class Code	`0x00FF0000`	N/A
Subsystem Vendor ID	`0xA8`	该设计中，GUI通过已编码的Subsystem Vendor ID值确认器件系列和配置。因此，该值会根据指定的设置而变化。
Subsystem Device ID	`0x2801`	N/A

参考设计封装中的.qar文件具有建议的综合，Fitter，和时序分析设置。这些设置已被优化并用于本参考设计中的所选参数。