Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

6.3. 事务层错误

表 47.  事务层检测到的错误

错误

类型

说明

Poisoned TLP received

不可纠正（非严重）

如果已接收事务层数据包具有EP中毒位设置，则该错误出现。

已接收TLP传递到应用层，应用层逻辑必须采取正确行动回应已中毒TLP。请参阅PCI Express Base Specification 中“2.7.2.2 Rules for Use of Data Poisoning”部分了解更多有关中毒TLP的信息。

ECRC check failed  (1)

不可纠正（非严重）

该错误由ECRC检查失败导致，尽管TLP不是畸形并且LCRC检查有效。

硬核IP块自动处理此TLP。如果此TLP为non‑posted请求，硬核IP块生成一个完成器中止状态的完成。任何情况下，硬核IP中删除TLP且未在应用层出现。

Unsupported Request for Endpoints

不可纠正（非严重）

每当组件接收到下列任何不支持的请求时，就出现该错误：

  • Type 0配置请求的功能不存在。
  • 请求器ID不匹配总线，器件和功能数的完成交易。
  • 不支持的消息。
  • 关于PCIe链路中TLP的Type 1配置请求。
  • 本机端点上的锁定存储器读（MEMRDLK）。
  • 锁定的完成交易。
  • 地址的32个MSB被设置为0的64-bit存储器交易。
  • 没有BAR匹配的存储器或I/O交易。
  • Memory Space Enable位（在配置空间偏移0x4的PCI命令寄存器的位[1]）设置为0时的存储器交易。
  • 中毒的配置写请求（CfgWr0）

任何情况下，TLP在硬核IP中被删除以及未出现于应用层。如果TLP为non-posted请求，硬核IP块生成一个不支持请求状态的完成。

Completion timeout

不可纠正（非严重）

此错误出现在从应用层发起的请求未在建立期间生成相应的完成TLP时。应用层逻辑负责提供完成超时机制。由事务层cpl_err[0]信号报告此完成超时。

Completer abort  (1)

不可纠正（非严重）

当中止接收TLP时，应用层使用cpl_err[2]信号报告此错误。

Unexpected completion

不可纠正（非严重）

此错误由意外的完成交易引起。Hard IP 块处理以下情况：

  • 完成数据包中的请求器ID与端点的已配置ID不匹配。
  • 完成数据包有一个无效的标签代码。（通常，完成数据包中使用的标签超出指定标签的数量）
  • 完成数据包有一个与未处理请求不匹配的标签。
  • 到I/O或配置空间的请求完成包比1个dword长。
  • 响应未传输到配置空间的请求时，Configuration Retry Status (CRS)就是完成状态。

以上所有情况中，TLP不出现在应用层；硬核IP块将其删除。

应用层通过cpl_err[2]信号检测和报告其他意外完成情况。例如，应用层报告接收到成功完成的长度与读请求原本长度不符。

Receiver overflow   (1)

不可纠正（严重）

此错误出现在组件接收的TLP违反分配到此类TLP的FC信用时。任何情况下，硬核IP中删除TLP且不传输到应用层。

Flow control protocol error (FCPE)  (1)

不可纠正（严重）

此错误出现于组件未在200 µs限时中接收更新流程控制信用时。

Malformed TLP

不可纠正（严重）

该错误可由以下任何一种情况导致:

  • 所接收TLP的数据负载超出最大负载量。
  • TD域被置位但不存在TLP digest，或存在TLP digest但PCI Express请求头数据包的TD位没有被置位。
  • TLP违反字节使能规则。硬核IP块查看该违规，PCI Express specification将此视为可选。
  • TLP中type和length 域与TLP总长度不一致。
  • TLP中格式和类型的组合不是由PCI Express specification所指定。
  • 请求指定的地址/长度组合导致存储器空间访问超出4 KByte边界的。PCI Express规范将硬核IP块检查此违规作为可选。
  • 消息（如，Assert_INTX，Power Management，Error Signaling，Unlock和Set Power Slot Limit）必须在默认流量级别中发送。

硬核IP块删除畸形TLP；且不出现于应用层。

注释：

  1. PCI Express Base Specification Revision中作为可选。
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