Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

5.6. CvP寄存器

表 33.  CvP寄存器 CvP Status寄存器允许软件监控CvP状态信号。
Bits 寄存器说明 复位值 访问权限
[31:26] 保留 0x00 RO（只读）
[25] PLD_CORE_READY。来自于FPGA架构。用于调试的状态位。 变量 RO
[24] PLD_CLK_IN_USE。从时钟切换模块到架构。用于调试的状态位。 变量 RO
[23] CVP_CONFIG_DONE。表示FPGA控制块已完成通过CvP的器件配置且无错误。 变量 RO
[22] 保留 变量 RO
[21] USERMODE。表示可配置FPGA架构是否处于用户模式 。 变量 RO
[20] CVP_EN。 表示FPGA控制块是否已使能CvP模式。 变量 RO
[19] CVP_CONFIG_ERROR。反映来自FPGA控制块信号的值，并通过软件查看以确定配置期间是否有错误。 变量 RO
[18] CVP_CONFIG_READY。表示来自FPGA控制块信号的值，软件在编程算法期间查看该值。 变量 RO
[17:0] 保留 变量 RO
表 34.  CvP模式控制 CvP Mode Control寄存器提供CvP操作的全局控制。

Bits

寄存器说明

复位值

访问权限

[31:16]

保留

0x0000

RO（只读）

[15:8]

CVP_NUMCLKS。

为每个CvP数据写发送的时钟数目。根据您的配置映像，将此域设置为以下其中一个值：

  • 0x01：用于未压缩也未加密的映像
  • 0x04：用于未压缩但已加密的映像
  • 0x08：用于所有已压缩映像

0x00

RW（读，写）

[7:3]

保留

0x0

RO

[2]

CVP_FULLCONFIG。 需要FPGA控制块重配置整个FPGA，包括Arria 10 Hard IP for PCI Express，使PCIe链路下行。

1’b0

RW

[1]

HIP_CLK_SEL。USER_MODE = 1 和PLD_CORE_READY = 1时，在PMA与架构时钟间选择。编码定义如下：

  • 1： 选择来自PMA的内部时钟，需用于CVP_MODE。
  • 0：选择来自软逻辑架构的时钟。只有当通过连接到正确时钟的配置文件在USER_MODE中配置架构时，才能使用此设置。

确保CvP期间没有时钟切换，只有当Hard IP for PCI Express空闲时间已达10 µs时才能更改该值，并且需要在更改后等待10 µs再恢复活动。

1’b0

RW

[0]

CVP_MODE。控制IP内核是否处于CVP_MODE或或普通模式。编码定义如下：

  • 1：CVP_MODE有效。到FPGA控制块的信号有效并且全部TLP被路由到配置空间。如果CVP_EN = 0，不可使能CVP_MODE。
  • 0：IP内核处于普通模式并且TLP被路由到FPGA架构。

1’b0

RW

表 35.  CvP数据寄存器

以下表格定义了CvP Data寄存器。对于64-bit数据，可选的CvP Data2储存数据的上层32 bits。 编程软件写配置数据到这些寄存器中。如果每次写这些寄存器都设置FPGA控制块的数据输出，就会按照CvP Mode Control寄存器中CVP_NUM_CLKS域所指定的生成<n>个时钟周期到FPGA控制块中。软件必须确保存储器写dword中所有字节都已使能。可通过配置写访问该寄存器，或者，当处于CvP模式时，也可以使用存储器写将这些寄存器写入由器件存储器空间BAR所定义的任何地址。使用存储器写将允许比配置写更高的吞吐量。

Bits

寄存器说明

复位值

访问权限

[31:0]

配置数据的上32位被传输到FPGA控制块以用于配置器件。 您可以选择32位或64位数据。

0x00000000

RW

[31:0]

配置数据的下32位被传输到FPGA控制块以配置器件。

0x00000000

RW

表 36.  CvP编程控制寄存器 此寄存器由编程软件写入以控制CvP编程。

Bits

寄存器说明

复位值

访问权限

[31:2]

保留

0x0000

RO

[1]

START_XFER。设置CvP输出到FPGA控制块表示传输开始。

1’b0

RW

[0]

CVP_CONFIG。 置位后，指令FPGA控制块开始通过CvP传输。

1’b0

RW

二级标题