仅对英特尔可见 — GUID: nik1410564990119
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8.2. 建议的复位序列以避免链路训练问题
成功的链路训练仅出现在配置FPGA后。使用CvP的设计进行配置首先加载I/O环和外设映像。 Arria 10 器件的Nios II硬校准IP内核可自动校准收发器以在CvP完成后及进入用户模式之前优化信号质量。链路训练出现在校准后。请参阅Reset Sequence for Hard IP for PCI Express IP Core and Application Layer(复位用于Hard IP for PCI Express IP 内核和应用层序列)了解关于控制复位,控制动态重配置,以及链路训练的关键信号说明。Intel建议用于端点和根端口的复位信号分开控制。成功的复位序列包括下列步骤:
- 等待配置FPGA直到FPGA块控制器中显示置位CONFIG_DONE。
- 等待1 ms,在置位CONFIG_DONE后,然后置低端点复位。
- 等待大约100 ms,然后置低根端口复位。
- 置低复位输出到应用层。
图 42. 建议的复位序列