Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南

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ID 683425
日期 10/31/2016
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1. 数据表 2. Avalon-MM DMA入门 3. 参数设置 4. Arria 10器件中Hard IP的物理布局 5. 寄存器 6. 错误处理 7. IP Core体系结构 8. 设计实现 A. 传输层数据包（TLP）头格式 B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档 C. 修订历史
1. 数据表 x
1.1. Arria®10 Avalon-MM DMA接口PCIe数据表 1.2. 特性 1.3. 比较Avalon-ST，Avalon-MM和支持DMA的Avalon-MM接口 1.4. 发布信息 1.5. 器件系列支持 1.6. 设计实例 1.7. 调试功能 1.8. IP Core验证 1.9. 性能和资源利用 1.10. 建议的速度等级 1.11. 创建PCI Express设计
1.8. IP Core验证 x
1.8.1. 兼容性测试环境
2. Avalon-MM DMA入门 x
2.1. 生成Testbench 2.2. 在ModelSim中仿真实例设计 2.3. 运行门级（Gate-Level）仿真 2.4. 生成综合文件 2.5. 创建 Quartus® Prime项目 2.6. 编译设计 2.7. 单独例化时描述符控制器的连接性
2.1. 生成Testbench x
2.1.1. 了解仿真已生成文件 2.1.2. 了解仿真日志文件生成
3. 参数设置 x
3.1. 参数 3.2. Arria 10 Avalon-MM设置 3.3. 基地址寄存器（BAR）设置 3.4. 器件识别寄存器 3.5. PCI Express和PCI性能参数 3.6. 配置，调试，和扩展项 3.7. PHY特性 3.8. Arria®10 设计实例
3.1. 参数 x
3.1.1. 基于接口类型的RX缓冲分配可用选择
3.5. PCI Express和PCI性能参数 x
3.5.1. 器件性能 3.5.2. 错误报告 3.5.3. 链路性能 3.5.4. MSI和MSI-X Capabilities 3.5.5. 插槽性能 3.5.6. 电源管理 3.5.7. 供应商指定扩展性能（VSEC）
4. Arria 10器件中Hard IP的物理布局 x
4.1. Gen1，Gen2，Gen3数据速率的Channel和管脚布局 4.2. Gen1和Gen2数据速率的Channel布局和fPLL使用 4.3. Gen3数据速率的Channel布局，以及fPLL和ATX PLL的使用 4.4. PCI Express Gen3 Bank组使用限制
5. 寄存器 x
5.1. 配置空间寄存器与PCIe规范的一致性 5.2. Type 0配置空间寄存器 5.3. Type 1配置空间寄存器 5.4. PCI Express性能结构 5.5. Intel定义的VSEC寄存器 5.6. CvP寄存器 5.7. 不可纠正的内部错误掩码寄存器 5.8. 不可纠正的内部错误状态寄存器 5.9. 可纠正的内部错误掩码寄存器 5.10. 可纠正的内部错误状态寄存器 5.11. DMA描述符控制器寄存器 5.12. 控制寄存器访问（CRA）Avalon-MM从端口
5.11. DMA描述符控制器寄存器 x
5.11.1. 读DMA描述符控制器寄存器 5.11.2. 写DMA描述符控制器寄存器 5.11.3. 读DMA和写DMA描述符列表格式 5.11.4. 读DMA实例 5.11.5. 软件编程以同时读和写DMA
6. 错误处理 x
6.1. 物理层错误 6.2. 数据链路层错误 6.3. 事务层错误 6.4. 错误报告和数据中毒 6.5. 不可纠正和可纠正的错误状态位
7. IP Core体系结构 x
7.1. 顶层接口 7.2. 数据链路层 7.3. 物理层 7.4. Arria®10 Avalon-MM DMA用于PCI Express
7.1. 顶层接口 x
7.1.1. Avalon-MM DMA接口 7.1.2. 时钟和复位 7.1.3. 中断 7.1.4. PIPE
7.4. Arria®10 Avalon-MM DMA用于PCI Express x
7.4.1. 了解内部DMA描述符控制器 7.4.2. 了解外部DMA描述符控制器
8. 设计实现 x
8.1. 进行管脚约束以分配I/O标准到串行数据管脚 8.2. 建议的复位序列以避免链路训练问题 8.3. 创建SignalTap II调试文件以匹配设计层次 8.4. SDC时序约束
A. 传输层数据包（TLP）头格式 x
A.1. 带有数据负载的TLP数据包
C. 修订历史 x
C.1. 具有DMA的Avalon-MM接口文档修订历史
1. 数据表
2. Avalon-MM DMA入门
3. 参数设置
4. Arria 10器件中Hard IP的物理布局
5. 寄存器
6. 错误处理
7. IP Core体系结构
8. 设计实现
A. 传输层数据包（TLP）头格式
B. Arria 10 Avalon-MM DMA接口PCIe解决方案用户指南存档
C. 修订历史

5.5. Intel定义的VSEC寄存器

图 28. VSEC寄存器此扩展的性能结构支持Configuration via Protocol (CvP)编程和详细的内部错误报告。
表 28.   Intel定义的VSEC性能寄存器，0x200 Intel定义供应商的指定扩展性能。此扩展性能结构支持Configuration via Protocol (CvP)编程以及详细的内部错误报告。

Bits

寄存器说明

值

访问权限

[15:0]

PCI Express扩展性能ID。Intel定义的VSEC性能ID值。

0x000B

RO（只读）

[19:16]

版本。Intel指定的VSEC版本值。

0x1

RO

[31:20]

下一个性能偏移。下一性能结构起始地址实现，如有。

变量

RO

表 29.   Intel定义供应商指定头 例化硬核IP时，可指定这些值。这些寄存器在运行时为只读。

Bits

寄存器说明

值

访问权限

[15:0]

VSEC ID。用户可配置VSEC ID。

用户输入

RO

[19:16]

VSEC Revision。用户可配置VSEC版本。

变量

RO

[31:20]

VSEC Length。该结构以字节为单位的总长度。

0x044

RO

表 30.   IntelMarker寄存器

Bits

寄存器说明

值

访问权限

[31:0]

Intel Marker。 该只读寄存器是一个额外marker。如果使用标准的Intel编程软件配置具有CvP的器件，该marker提供一个编程软件读取的值以确保通过正确的VSEC进行操作。

器件值

RO

表 31.  JTAG Silicon ID寄存器

Bits

寄存器说明

值

访问权限

[127:96]

JTAG Silicon ID DW3

特定应用

RO

[95:64]

JTAG Silicon ID DW2

特定应用

RO

[63:32]

JTAG Silicon ID DW1

特定应用

RO

[31:0]

JTAG Silicon ID DW0。这是JTAG Silicon ID， CvP编程软件读取它以决定使用的是正确的SRAM目标文件(.sof)。

特定应用

RO

表 32.  用户器件或电路板类型ID寄存器

Bits

寄存器说明

值

访问权限

[15:0]

可配置器件或电路板类型ID为CvP指定正确的.sof。

变量

RO

二级标题