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6.1. SDI II核复位和时钟
| 信号 | 宽度 | 方向 | 说明 |
|---|---|---|---|
| tx_rst | 1 | 输入 | 复位发送器信号。该信号为高电平有效且电平敏感。 该信号必须与tx_pclk时钟域（对于Arria 10器件）或tx_coreclk（对于Arria V，Cyclone V和Stratix V器件）同步。 |
| pll_powerdown_in | 1N | 输入 | 置位后，该信号复位TX PLL。必须将该信号连接到pll_powerdown_out。 可将来自多个SDI实例的该信号连接到其中一个SDI实例的pll_powerdown_out，从而合并这些实例中的PLL。 对于TX PLL合并，来自多个实例的pll_powerdown_in和xcvr_refclk 必须共享相同源。 N =核中PLL的数目—1（默认）或2（TX PLL切换使能时）
注： 不适用于：
如果使能Dynamic Tx clock switching参数，您的设计就需要XCVR_TX_PLL_RECONFIG_GROUP QSF约束。请参考Altera收发器PHY IP核用户指南了解更多详情。 |
| pll_powerdown_out | 1N | 输出 | 置位后，该信号复位所选TX PLL。 N =核中PLL数目—1（默认）或2（TX PLL切换使能时）
注： 不适用于：
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| rx_rst | 1 |
输入 |
接收器复位信号。该信号高电平有效且电平敏感。并必须与rx_coreclk或rx_coreclk_hd时钟域同步。 |
| rx_rst_proto_in | 1 |
输入 |
接收器协议复位信号。该信号必须由收发器块的rx_rst_proto_out复位信号驱动。
注： 仅适用于收发器协议配置（Arria V，Cyclone V和Stratix V器件）。
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| rx_rst_proto_in_b | 1 |
输入 |
Link B的接收器协议复位信号。该信号必须由收发器块中rx_rst_proto_out_b复位信号驱动。
注： 仅适用于HD-SDI双链路接收器协议配置。
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| rx_rst_proto_out | 1 |
输出 |
复位接收器协议下游逻辑。该生成信号必须与rx_clkout时钟域同步，并必须用于驱动接收器协议块的rx_rst_proto_in信号。 |
| rx_rst_proto_out_b | 1 |
输出 |
复位接收器协议下游逻辑。
注： 仅用于HD-SDI双链路接收器收发器配置。
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| trig_rst_ctrl | 1 |
输出 |
复位到收发器复位控制器的输出信号从而复位收发器。该信号与rx_coreclk或rx_coreclk_hd时钟域同步。
注： 仅适用于Arria 10器件。
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| tx_pclk | 1 |
输入 |
发送器核并行时钟信号。该时钟信号必须由TX收发器的并行输出时钟驱动。
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| tx_coreclk | 1 |
输入 |
148.5-MHz或148.35-MHz发送器核时钟信号。该时钟源必须保持稳定并可与xcvr_refclk共享。
注： 不适用于：
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| tx_coreclk_hd | 1 |
输入 |
74.25-MHz或74.175-MHz发送器核时钟信号。该时钟源必须保持稳定并可与xcvr_refclk共享。
注： 仅适用于HD-SDI和HD-SDI双链路模式，如果所选收发器参考时钟频率为74.25 MHz/74.175 MHz。不适用于Arria 10器件。
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| rx_coreclk | 1 |
输入 |
148.5-MHz或148.35-MHz接收器核时钟信号。该时钟源必须保持稳定并可与Arria V，Cyclone V和Stratix V器件中的xcvr_refclk共享。
注： 如果收发器参考时钟频率为74.25 MHz/74.175 MHz，则不适用。
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| rx_coreclk_hd | 1 |
输入 |
74.25-MHz或74.175-MHz接收器核时钟信号。该时钟源必须保持稳定并可与xcvr_refclk共享。
注： 仅适用于HD-SDI和HD-SDI双链路模式，如果所选收发器参考时钟频率为74.25 MHz/74.175 MHz。不适用于Arria 10器件。
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| rx_clkin | 1 |
输入 |
接收器协议时钟输入。该时钟必须由收发器块的rx_clkout时钟信号驱动。
注： 仅用于接收器协议配置。不适用于Arria 10器件。
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| rx_clkin_b | 1 |
输入 |
Link B的接收器协议时钟输入。该信号必须由收发器块的rx_clkout_b时钟信号驱动（74.25 MHz或74.125 MHz，取决于视频帧率）。
注： 仅用于HD-SDI双链路接收器协议配置。不适用于Arria 10器件。
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| rx_clkin_smpte372 | 1 |
输入 |
HD-SDI双链路到3G-SDI（level B）和3G-SDI（level B）到HD-SDI双链路操作的时钟输入。
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| xcvr_rxclk | 1 | 输入 | 接收器并行时钟输入。由收发器中rx_pma_div_clkout（多标准模式）或rx_clkout（其他模式）驱动。
注： 仅适用于Arria 10器件。
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| xcvr_refclk | 1 |
输入 |
接收器的参考时钟信号。仅需要单个参考时钟频率来支持RX CDR的整数和小数帧速率。 时钟源必须保持稳定。且必须是连接到收发器时钟管脚的自由运行时钟。
注： 不适用于Arria 10器件。
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| xcvr_refclk_alt | 1 |
输入 |
硬收发器的可替换时钟输入。该信号的频率必须是xcvr_refclk信号可替换频率的值。
注： 仅在打开Tx PLL Dynamic Switching选项时可用。不可用于Arria 10器件。
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| tx_clkout | 1 |
输出 |
TX收发器并行输出时钟 用于该时钟的频率必须与用户提供的xcvr_refclk相同。
注： 不适用于Arria 10器件。
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| rx_clkout | 1 |
输出 |
RX收发器并行输出时钟。
注： 不适用于Arria 10器件。
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| rx_clkout_b | 1 |
输出 |
Link B的RX收发器并行输出时钟。输出时钟频率必须为74.25或74.175 MHz，取决于视频帧速率。
注： 仅适用于HD-SDI双链路。
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图 31. Arria 10器件的TX时钟图
图 32. Arria 10器件的RX时钟图
注： 关于具有收发器的TX和RX Arria 10时钟完整图，请参考SDI II IP Core Design Example User Guide（SDI II IP核设计实例用户指南）。
图 33. Arria V，Cyclone V和Stratix V器件的TX时钟图
图 34. Arria V，Cyclone V和Stratix V器件的RX时钟图
注： 对于Arria V，Cyclone V和Stratix V器件，用于双链路信号，带有"_b后缀的源或目的地址与原始信号相同。例如，rx_clkin_b的目的与rx_clkin相同。且针对SDI RX协议块。同样，输出信号rx_rst_proto_out_b的源与rx_rst_proto_out相同，该信号来自于SDI RX PHY管理块。