SDI II IP核用户指南

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ID 683133
日期 5/08/2017
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1. SDI II IP核快速参考 2. SDI II IP核概述 3. SDI II IP核启用 4. SDI II IP核参数 5. SDI II IP核功能性说明 6. SDI II IP核信号 7. SDI II IP核设计考量 8. Arria V，Cyclone V和Stratix V器件的设计实例 A. SDI II IP核用户指南档案 B. SDI II IP核用户指南修订历史
2. SDI II IP核概述 x
2.1. 一般性说明 2.2. 性能和资源利用率
3. SDI II IP核启用 x
3.1. 安装和许可 3.2. 设计演练（Walkthrough） 3.3. SDI II IP核组件文件 3.4. 编译SDI II IP核设计 3.5. 编程FPGA
3.2. 设计演练（Walkthrough） x
3.2.1. 创建一个新的 Quartus® Prime工程 3.2.2. 启动IP Catalog 3.2.3. 参数化IP内核 3.2.4. 生成设计实例和仿真测试台
5. SDI II IP核功能性说明 x
5.1. 协议 5.2. 收发器 5.3. 子模块 5.4. 可选特性
5.1. 协议 x
5.1.1. 发送器 5.1.2. 接收器
5.3. 子模块 x
5.3.1. 插入行 5.3.2. 插入/检查CRC 5.3.3. 插入载荷ID 5.3.4. 匹配TRS 5.3.5. 扰频器 5.3.6. TX采样 5.3.7. 时钟使能生成器 5.3.8. RX采样 5.3.9. 检测视频标准 5.3.10. 检测1和1/1.001速率 5.3.11. 收发器控制器 5.3.12. 解扰器 5.3.13. TRS对齐器 5.3.14. 3Gb Demux 5.3.15. 抽取行 5.3.16. 抽取载荷ID 5.3.17. 检测格式 5.3.18. 同步流 5.3.19. 转换SD位 5.3.20. 插入同步位 5.3.21. 移除同步位
5.4. 可选特性 x
5.4.1. HD-SDI双链路到3G-SDI（Level B）转换 5.4.2. 3G-SDI（Level B）到HD-SDI双链路转换 5.4.3. SMPTE RP168切换支持 5.4.4. 双/三标准SD 20-Bit接口 5.4.5. Arria V，Cyclone V和Stratix V器件的动态TX时钟切换
6. SDI II IP核信号 x
6.1. SDI II核复位和时钟 6.2. 发送器协议信号 6.3. 接收器协议信号 6.4. 收发器信号
6.2. 发送器协议信号 x
6.2.1. 映像映射
6.3. 接收器协议信号 x
6.3.1. rx_format
7. SDI II IP核设计考量 x
7.1. 收发器操作指南 7.2. 时序违规
7.1. 收发器操作指南 x
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 7.1.2. Arria 10器件中收发器操作
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 x
7.1.1.1. 修改收发器重配置控制器 7.1.1.2. 修改重配置管理 7.1.1.3. 修改重配置
7.1.2. Arria 10器件中收发器操作 x
7.1.2.1. 合并同一通道中的Simplex模式收发器 7.1.2.2. 三标准和多标准下使用生成的Arria 10重配置管理 7.1.2.3. 确保独立RX和TX操作在相同通道中进行 7.1.2.4. Fitter阶段的潜在布线性问题
8. Arria V，Cyclone V和Stratix V器件的设计实例 x
8.1. 设计实例组件 8.2. 设计参考 8.3. 仿真SDI II IP核设计
8.1. 设计实例组件 x
8.1.1. 视频码型生成器 8.1.2. 收发器重配置控制器 8.1.3. 重配置管理 8.1.4. 重配置路由器 8.1.5. Avalon-MM Translators
8.2. 设计参考 x
8.2.1. 视频码型生成器信号 8.2.2. 收发器重配置控制器信号 8.2.3. 重配置管理参数 8.2.4. 重配置路由器信号
8.3. 仿真SDI II IP核设计 x
8.3.1. 仿真运行时间
1. SDI II IP核快速参考
2. SDI II IP核概述
3. SDI II IP核启用
4. SDI II IP核参数
5. SDI II IP核功能性说明
6. SDI II IP核信号
7. SDI II IP核设计考量
8. Arria V，Cyclone V和Stratix V器件的设计实例
A. SDI II IP核用户指南档案
B. SDI II IP核用户指南修订历史

5.4.5. Arria V，Cyclone V和Stratix V器件的动态TX时钟切换

动态TX时钟切换功能支持除SD-SDI以外其他所有视频标准下NTSC与PAL收发器间动态切换。

注： 关于Arria 10器件动态TX时钟切换的信息，请参考SDI II IP Core Design Example User Guide（SDI II IP核设计实例用户指南）。
动态TX时钟切换使能运行于NTSC或PAL上的SDI视频设备。可从以下两个方法选择其一来进行TX时钟切换：
  • 例化一个备用TX PLL并为两个PLL提供两个不同时钟。在主PLL和备用PLL间切换以进行传输。
  • 使用带有两个参考输入时钟的主PLL。PLL在这两个时钟间进行切换以进行传输。

为实现此功能就需要给SDI II IP核提供两个参考时钟（xcvr_refclk和xcvr_refclk_alt）。可以任何顺序约束这两个参考时钟，但其频率必须约束为148.5 MHz和148.35 MHz。

TX PLL选择信号（ch1_{tx/du}_tx_pll_sel）是提供给核以及收发器重配置控制器的输入控制信号。以用于为硬收发器选择所需的时钟输入。
  • 将ch1_{tx/du}_tx_pll_sel设置为0以选择xcvr_refclk
  • 将ch1_{tx/du}_tx_pll_sel设置为1以选择xcvr_refclk_alt
要在两个参考时钟间动态切换，需要实现一个简单握手（handshaking）机制。当重配置请求信号（ch1_{tx/du}_tx_start_reconfig）被置位成高电平时，握手启动。该信号必须保持置位直到重配置处理完成。重配置完成信号（ch1_{tx/du}_tx_reconfig_done）被置高时，重配置处理完成。TX PLL选择信号（ch1_{tx/du}_tx_pll_sel）需要在整个重配置过程中保持稳定。

要完成握手处理，就必须在重配置完成信号（ch1_{tx/du}_tx_reconfig_done）置位后，置低重配置请求信号（ch1_{tx/du}_tx_start_reconfig）。动态TX时钟切换仅在tx_rst被置高和置低时相应生效。

图 29. 动态TX时钟切换功能的硬件实现下图显示带有两个TX PLL的TX时钟切换功能。


图 30. 动态TX时钟切换时序图


下表说明启动握手处理（参考时序图）后动态切换功能的行为。

表 12.  握手处理期间的动态切换行为
案例 说明
1 握手处理尝试进行切换以选择xcvr_refclk_alt。tx_clkout成功锁定到xcvr_refclk_alt（148.35 MHz）。
2 握手处理尝试进行切换以选择xcvr_refclk。tx_clkout成功锁定到xcvr_refclk（148.5 MHz）。
3 握手处理尝试进行切换以选择xcvr_refclk_alt。切换失败，由于ch1_{tx/du}_tx_pll_sel在ch1_{tx/du}_tx_start_reconfig置位前就从1变成0。因此，tx_clkout保持锁定为xcvr_refclk（148.5MHz）。
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