Intel® Stratix® 10收发器的使用

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ID 683086
日期 11/06/2017
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文档目录
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1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

2.4. 散热指南

通过降低收发器tile中的功率密度，可以实现最佳的散热性能。将许多高数据速率通道彼此相邻放置，将会在tile内产生高功率密度区域。按照最小功率密度的一般指南，可以产生更简单、更低成本的FPGA散热解决方案。

通过尽早选择收发器通道的位置，可以最小化功率密度，从而实现获得最佳的性能。在tile内放置收发器通道时，请按照以下这些指南：

  • 尽可能扩大通道
  • 如果使用了tile内的所有通道，则穿插低和高数据速率通道
  • 就Pin Planner而言，中间的tile具有最佳的散热性能，其次是底部，最后是顶部

最新的 Intel® Stratix® 10早期功耗估算器(EPE)包含散热数据表，可帮助您确定收发器布局对散热解决方案要求的影响。完成电路板设计之前，应该使用 Intel® Stratix® 10 EPE来分析收发器通道布局，以确保其具有最佳的散热。

注： 请联系当地的FAE，在确定所有收发器通道的布局后，可以要求Intel公司运行电路板设计的散热分析。
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