仅对英特尔可见 — GUID: lwy1469802075253
Ixiasoft
1.1.1. PLL
每个 Intel® Stratix® 10 L-Tile/H-Tile收发器bank包括下面的TX锁相环(PLL):
- 2个高级发送(ATX) PLL
- 2个小数分频PLL (fPLL)
- 2个时钟乘法器单元(CMU) PLL (位于每个bank的Channel 1和Channel 4)
PLL类型 | 特性 |
---|---|
ATX PLL |
|
小数分频PLL (fPLL) |
|
时钟乘法器单元(CMU) PLL或通道PLL 1 |
|
每个tile的TX PLL的总数:
- 8个ATX PLL (每个bank有2个ATX PLL * 每个tile有4个bank)
- 8个fPLL (每个bank有2个fPLL * 每个tile有4个bank)
- 8个CMU PLL (每个bank有2个CMU PLL * 每个tile有4个bank)
图 2. Intel® Stratix® 10 L-Tile/H-Tile的两个Bank中的Stratix 10 PLL和时钟网络ATX PLL、fPLL和CMU PLL可以驱动x1时钟网络来支持非绑定的收发器。ATX PLL和fPLL可以驱动x6时钟网络来支持bank中绑定的收发器。x6时钟网络可以驱动相邻bank上的x24时钟网络,使ATX PLL和fPLL能够支持多达24个绑定的收发器通道。收发器时钟网络部分详细介绍了x1、x6和x24时钟网络。
注: 关于CGB的更多信息,请参考 Intel® Stratix® 10 L-和H-Tile收发器PHY用户指南中的"PLL和时钟网络"章节。
1 通道1和通道4的CMU PLL或通道PLL可用作发送PLL或时钟数据恢复(CDR)模块。所有其它通道(0、2、3和5)的通道PLL仅能用作CDR。