Intel® Stratix® 10收发器的使用

下载 PDF
ID 683086
日期 11/06/2017
Public
文档目录
文档目录 x
1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

4. 文件修订历史

日期 版本 修正内容
2007年11月 2017.11.06 进行了如下更改：
  • 添加了新的结构图" Intel® Stratix® 10 L-Tile ES2 Production GXT通道布局"
  • 更新了"通道类型"表以包括L-Tile通道
  • 更新了"ATX PLL间距要求"和"ATX PLL-fPLL间距要求"表
  • 更新了"散热指南"部分
  • 在"混合搭配GX通道的设计实例"结构图中作了如下更改：
    • 将PCIe Gen 1/2/3 x8更改为PCIe HIP Gen 1/2/3x8
    • 将PCIe Gen 1/2、2.5 GHz更改为PCIe HIP Gen 1/2、2.5 GHz
    • 将PCIe Gen 3、4 GHz更改为PCIe HIP Gen 3、4 GHz
  • 更新了"使用PCIe x16时的TX PLL限制"主题的说明
  • 更新了"PCIe Hard IP布局"主题的说明
  • 对相同bank中的1个或多个通道用于PCIe/PIPE Gen3时声明限制
  • 更新了"如何布局PIPE配置的通道"主题中的步骤
  • 在"PIPE配置的Logical PCS Master Channel"表中将Logical PCS Master Channel #的值从1更改为0
  • 添加了注释"每个内核时钟网络参考时钟管脚无法驱动位于多个L/H-Tiles上的fPLL"
  • 在"Bonded GX通道"主题中添加了一个新的结构图"x4配置"来解释通道布局的升序
2017年1月 2017.01.13 进行了如下更改：
  • 添加了ATX PLL GXT通道布局部分
2016年12月 2016.12.19 进行了如下更改：
  • 阐明了ATX PLL间距的要求，并将它们列在"ATX PLL间距要求"表中
2016年9月 2016.09.20 首次发布
二级标题