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2.1.5.3. 驱动GXT通道时ATX PLL的使用模型
- 如果ATX PLL IP配置成"Main ATX PLL" (Local ATX PLL输出),则ATX PLL Master Clock Generation Block (MCGB)不能使用。
- 如果ATX PLL IP配置成"Adjacent ATX PLL" (从上面/下面的ATX PLL选择输出),则3-pack中的MCGB不能使用。
- 在与Main ATX PLL或Adjacent ATX PLL相同的3-pack中,fPLL可被配置成驱动x1时钟线。
图 30. ATX PLL GX和MCGB的限制