仅对英特尔可见 — GUID: mwh1411425035059
Ixiasoft
2.2.3. 第3步:指定通用的Timing Analyzer设置
在运行时序分析之前,您可以考虑并选择性地指定以下对分析结果有影响的Timing Analyzer和Compiler设置:
设置 | 说明 | 位置 |
---|---|---|
SDC files to include in the project | 指定工程中(.sdc)文件的名称和顺序。 | Assignments > Settings > Timing Analyzer |
Report worst-case paths during compilation | 显示设计中最坏情况时序路径的概要。 | Assignments > Settings > Timing Analyzer |
Tcl Script File name | 指定自定义分析脚本的文件名。您可以指定是否Run default timing analysis before running the custom script。 | Assignments > Settings > Timing Analyzer |
Metastability analysis | 指定Timing Analyzer如何将寄存器标识为用于亚稳态分析的同步寄存器链的一部分。 | Assignments > Settings > Timing Analyzer |
Enable multicorner support for Timing Analyzer and EDA Netlist Writer | 指示Timing Analyzer默认情况下执行多角时序分析(multicorner timing analysis),根据最佳情况和最差情况操作条件对设计进行分析。 | Assignments > Settings > Compilation Process Settings |
Optimization Mode | 指定综合(synthesis)和布局布线(fitting)期间Compiler优化工作的重点。指定Balanced策略,或对Performance,Area,Power,Routability或者Compile Time进行优化。 | Assignments > Settings > Compiler Settings |
SDC Constraint Protection |
验证寄存器合并中的.sdc约束。此选项有助于通过编译维护.sdc约束的有效性。 |
Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis) |
Synchronization Register Chain Length | 指定一行中最大寄存器数,Compiler将此数量的寄存器视为一个同步链。同步链是具有相同时钟的寄存器序列,其间没有扇出(fan-out),以便第一寄存器由一个管脚进行驱动,或者由另一时钟域中的逻辑进行驱动。Compiler将这些寄存器用于亚稳态分析。Compiler会阻止对这些寄存器的优化,例如重定时。当gate-level retiming使能时,Compiler不会移除这些寄存器。默认长度设置为2。 |
Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis) |
Optimize Design for Metastability |
此设置通过增加设计的平均故障间隔时间(MTBF)来提高设计的可靠性。使能此设置时,Fitter会增加设计中同步寄存器的输出设置slack。此slace能够指数级地增加设计MTBF。此选项仅在使用Timing Analyzer进行时序驱动的编译时适用。使用Timing Analyzer report_metastability命令查看在设计中检测到的同步器并生成MTBF估计值。 |
Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) |
图 35. Timing Analyzer设置