Intel® Quartus® Prime Standard Edition用户指南: Timing Analyzer

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ID 683068
日期 9/24/2018
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文档目录
文档目录 x
1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Standard Edition用户指南
1. 时序分析介绍 x
1.1. 时序分析基本概念 1.2. 文档修订历史
1.1. 时序分析基本概念 x
1.1.1. 时序路径和时钟分析 1.1.2. 时钟设置分析 1.1.3. 时钟保持分析 1.1.4. 恢复和移除分析(Recovery and removal analysis) 1.1.5. 多周期路径分析 1.1.6. 亚稳性分析(Metastability Analysis) 1.1.7. Timing Pessimism(时序悲观) 1.1.8. 时钟数据分析(Clock-As-Data Analysis) 1.1.9. 多角分析(Multicorner Analysis)
1.1.1. 时序路径和时钟分析 x
1.1.1.1. 时间网表 1.1.1.2. 时序路径 1.1.1.3. 数据和时钟到达时间 1.1.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.1.5. 多周期路径分析 x
1.1.5.1. 多周期时钟保持 1.1.5.2. 多周期时钟设置
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. Intel® Arria® 10器件的增强时序分析 2.2. 基本时序分析流程 2.3. 使用时序约束 2.4. Timing Analyzer Tcl命令 2.5. 导入编译结果的时序分析 2.6. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史
2.2. 基本时序分析流程 x
2.2.1. 第1步：打开一个工程并运行Fitter 2.2.2. 第2步：指定时序约束 2.2.3. 第3步：指定通用的Timing Analyzer设置 2.2.4. 第4步：运行时序分析 2.2.5. 第5步：分析时序分析结果
2.2.5. 第5步：分析时序分析结果 x
2.2.5.1. 时序报告命令 2.2.5.2. 设置操作条件 2.2.5.3. Fmax汇总报告(Fmax Summary Report) 2.2.5.4. Report Timing命令 2.2.5.5. 将约束与时序报告相关联 2.2.5.6. 在其他工具中定位时序路径
2.3. 使用时序约束 x
2.3.1. 建议的初始SDC约束 2.3.2. SDC文件优先级 2.3.3. 迭代约束修改(Iterative Constraint Modification) 2.3.4. 创建时钟和时钟约束 2.3.5. 创建I/O约束 2.3.6. 创建延迟和偏移约束(Creating Delay and Skew Constraints) 2.3.7. 创建时序异常(Creating Timing Exceptions) 2.3.8. 示例电路和SDC文件
2.3.1. 建议的初始SDC约束 x
2.3.1.1. Create Clock (create_clock) 2.3.1.2. Derive PLL Clocks (derive_pll_clocks) 2.3.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.3.1.4. Set Clock Groups (set_clock_groups)
2.3.4. 创建时钟和时钟约束 x
2.3.4.1. 创建基本时钟 2.3.4.2. 创建虚拟时钟 2.3.4.3. Creating Generated Clocks (create_generated_clock) 2.3.4.4. Deriving PLL Clocks 2.3.4.5. 创建时钟组(set_clock_groups) 2.3.4.6. 时钟效应特性的考量
2.3.4.1. 创建基本时钟 x
2.3.4.1.1. 自动时钟检测和约束创建
2.3.4.2. 创建虚拟时钟 x
2.3.4.2.1. 指定I/O接口不确定性 2.3.4.2.2. I/O接口时钟不确定性示例
2.3.4.3. Creating Generated Clocks (create_generated_clock) x
2.3.4.3.1. 时钟分频器示例(-divide_by) 2.3.4.3.2. 时钟多路复用器示例
2.3.4.5. 创建时钟组(set_clock_groups) x
2.3.4.5.1. 独占时钟组(Exclusive Clock Groups (-exclusive)) 2.3.4.5.2. 异步时钟组(-asynchronous) 2.3.4.5.3. set_clock_groups约束技巧
2.3.4.6. 时钟效应特性的考量 x
2.3.4.6.1. Set Clock Latency (set_clock_latency) 2.3.4.6.2. 时钟不确定性
2.3.5. 创建I/O约束 x
2.3.5.1. 输入约束(set_input_delay) 2.3.5.2. 输出约束(set_output_delay)
2.3.6. 创建延迟和偏移约束(Creating Delay and Skew Constraints) x
2.3.6.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.3.6.2. Maximum Skew (set_max_skew) 2.3.6.3. 网络延迟(Net Delay (set_net_delay)) 2.3.6.4. 创建时序网表
2.3.7. 创建时序异常(Creating Timing Exceptions) x
2.3.7.1. 时间约束优先级(Timing Constraint Precedence) 2.3.7.2. False Paths (set_false_path) 2.3.7.3. 最小和最大延迟 2.3.7.4. 多周期路径(Multicycle Paths) 2.3.7.5. 多周期异常示例 2.3.7.6. 延迟注释(Delay Annotation)
2.3.7.4. 多周期路径(Multicycle Paths) x
2.3.7.4.1. 常见的多周期应用 2.3.7.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.3.7.4.3. 相移的使用(-phase)
2.3.7.5. 多周期异常示例 x
2.3.7.5.1. 默认的多周期分析 2.3.7.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.3.7.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.3.7.5.4. 具有目地时钟偏移的相同频率时钟 2.3.7.5.5. 目地时钟频率是源时钟频率的倍数 2.3.7.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.3.7.5.7. 源时钟频率是目的时钟频率的倍数 2.3.7.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.4. Timing Analyzer Tcl命令 x
2.4.1. quartus_sta可执行文件 2.4.2. 集合命令(Collection Commands) 2.4.3. 从SDC文件识别 Intel® Quartus® Prime软件可执行文件
2.4.2. 集合命令(Collection Commands) x
2.4.2.1. 通配符 2.4.2.2. 添加和删除集合项 2.4.2.3. 集合查询(Query of Collections) 2.4.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Standard Edition用户指南

2.3.1.2. Derive PLL Clocks (derive_pll_clocks)

Derive PLL Clocks (derive_pll_clocks)约束自动对设计中任意PLL的每个输出创建时钟。

如果PLL使用时钟切换，那么约束可以对每个输出时钟管脚生成多个时钟：inclk [0]输入时钟管脚的一个时钟，inclk [1]输入时钟管脚的一个时钟。指定Create base clocks (-create_base_clocks)选项，默认情况下在PLL的输入上创建基本时钟。默认情况下，时钟名称与输出时钟管脚名称相同，或指定Use net name as clock name (-use_net_name)选项以使用网络名称。 

create_clock -period 10.0 -name fpga_sys_clk [get_ports fpga_sys_clk] \
	derive_pll_clocks

创建PLL时，必须定义每个PLL输出的配置。此定义使Timing Analyzer能够使用derive_pll_clocks命令自动约束PLL。此命令还限制收发器时钟并在LVDS SERDES和用户逻辑之间添加多个周期。

derive_pll_clocks命令打印Info消息以显示命令创建的每个生成的时钟。

作为derive_pll_clocks的替代，您可以复制每个create_generated_clock assignment并粘贴到.sdc文件。然而，如果随后修改PLL设置，还必须在.sdc文件中更改生成的时钟约束。此类更改的示例包括修改现有输出时钟，添加新的PLL输出或更改PLL的层次结构。derive_pll_clocks的使用可以消除这一要求。

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