MAX 10 FPGA器件数据表

ID 683794
日期 9/22/2014
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1.2.2.1.6.2. 双电源供电器件仿真LVDS_E_3R,SLVS和Sub_LVDS发送器时序规范

表 41.   MAX® 10双电源供电器件仿真LVDS_E_3R,SLVS和Sub_LVDS发送器时序规范—初步仿真LVDS_E_3RSLVSSub-LVDS发送器被所有I/O bank的输出管脚支持。
符号 参数 模式 –I6,–C7, –I7 –A7 –C8 单位
最小 典型 最大 最小 典型 最大 最小 典型 最大
fHSCLK 输入时钟频率(高速I/O性能管脚) x10 5 300 5 267.5 5 275 MHz
x8 5 300 5 267.5 5 275 MHz
x7 5 300 5 267.5 5 275 MHz
x4 5 300 5 267.5 5 275 MHz
x2 5 300 5 267.5 5 275 MHz
x1 5 300 5 267.5 5 275 MHz
HSIODR 数据速率(高速I/O性能管脚) x10 100 600 100 535 100 550 Mbps
x8 80 600 80 535 80 550 Mbps
x7 70 600 70 535 70 550 Mbps
x4 40 600 40 535 40 550 Mbps
x2 20 600 20 535 20 550 Mbps
x1 10 300 10 267.5 10 275 Mbps
fHSCLK 输入时钟频率(低速I/O性能管脚) x10 5 150 5 145 5 150 MHz
x8 5 150 5 145 5 150 MHz
x7 5 150 5 145 5 150 MHz
x4 5 150 5 145 5 150 MHz
x2 5 150 5 145 5 150 MHz
x1 5 300 5 290 5 300 MHz
HSIODR 数据速率(低速I/O性能管脚) x10 100 300 100 290 100 300 Mbps
x8 80 300 80 290 80 300 Mbps
x7 70 300 70 290 70 300 Mbps
x4 40 300 40 290 40 300 Mbps
x2 20 300 20 290 20 300 Mbps
x1 10 300 10 290 10 300 Mbps
tDUTY 发送器输出时钟的占空比 45 55 45 55 45 55 %
TCCS47 发送器通道到通道偏移 340 340 340 ps
tx Jitter 输出抖动 500 500 500 ps
tRISE 上升时间 20 – 80%, CLOAD = 5 pF 500 500 500 ps
tFALL 下降时间 20 – 80%, CLOAD = 5 pF 500 500 500 ps
tLOCK PLL从器件配置结束进行锁定所需要的时间。 1 1 1 ms
47 TCCS规范仅适用于同一侧上的I/O bank。