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4.4.1. LVDS SERDES IP核可综合 Intel® Quartus® Prime设计实例
本综合设计实例是包含在 Intel® Quartus® Prime项目中的编译就绪Platform Designer系统。
该设计实例使用IP核参考编辑中配置的参数设置:
- 基本LVDS SERDES IP核系统和发送器或接收器
- 双工LVDS SERDES IP核系统和发送器或接收器
- LVDS SERDES IP核系统和连接外部PLL的发送器或接收器
图 35. 基本LVDS SERDES IP核系统和内部PLL
如果配置IP核以使用外部PLL,则生成的设计实例连接正确配置的IOPLL Intel® FPGA IP。
图 36. LVDS SERDES IP核系统和外部PLL该图示中,qsys_interface_bridge提供IOPLL IP核和LVDS SERDES IP核之间的Platform Designer连接。出于简洁性,其它图示中未标示此桥接。
为演示如何配置PLL,该设计实例还提供了lvds_external_pll.qsys Platform Designer文件,其中包含独立版本IOPLL IP核配置为外部PLL。可使用lvds_external_pll.qsys(已修改或未修改)来构建具有外部PLL的LVDS设计。
生成和使用设计实例
要从源文件中生成可综合的 Intel® Quartus® Prime设计实例,请运行设计实例目录中的命令如下:
quartus_sh -t make_qii_design.tcl -system ed_synth
TCL脚本创建包含ed_synth.qpf工程文件的qii目录。可在 Intel® Quartus® Prime软件中开启并编译该工程。
关于make_qii_design.tcl自变量的更多信息,请运行如下命令:
quartus_sh -t make_qii_design.tcl -help