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3.1.1. 时钟差分发送器
I/O PLL生成加载使能(load_enable)信号以及对加载和移位寄存器提供时钟的fast_clock信号(时钟运行在串行数据速率)。使用 Intel® Quartus® Prime软件,将串化因子静态设置成x3、x4、x5、x6、x7、x8、x9或者x10。加载使能信号源自串化因子设置。
可配置任意 Intel® Stratix® 10 发送器数据通道生成源同步发送器时钟输出。该灵活性允许将输出时钟布置于数据输出附近,从而简化电路板布局并降低时钟到数据偏斜。
不同应用程序经常需要特定时钟到数据(clock-to-data)对齐或者特定数据速率到时钟速率(data-rate-to-clock-rate)因子。可在 Intel® Quartus® Prime参数编辑器中静态指定这些设置:
- 发送器可输出与数据速率相同的时钟信号 — 以器件支持的每个速度等级的最大输出时钟频率。
- 输出时钟可通过因子1、2、4、6、8或者10分频,具体依串化因子而定。
- 与数据相关的时钟相位可设置为0°或者180°(边沿或者居中对齐)。I/O PLL对其它45°递增的相移提供额外支持。
- 如果tx_outclock的相移不是180°的倍数,则仅能将每个LVDS SERDES Intel® FPGA IP发送器接口置于单个I/O bank内。
图 16. 时钟输出模式中的发送器该图显示为时钟输出模式中的发送器。时钟输出模式中,可以将 LVDS通道用作时钟输出通道。
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