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2.2.10. PLL级联
Intel® Agilex™ 器件支持PLL-to-PLL级联。您最多可以级联两个PLL。同单个PLL相比,PLL级联可以综合更多的输出时钟频率。
如果在设计中级联PLL,则I/O PLL的源(上游) PLL必须有一个低带宽设置,而目的(下游) PLL必须有一个高带宽设置。级联期间,源PLL的输出用作目的PLL的参考时钟(输入)。级联PLL的带宽设置必须不同。如果级联PLL的带宽设置相同,那么级联PLL可能会放大某些频率上的相位噪声。 Intel® Agilex™ 器件不支持同一I/O bank中的I/O PLL级联。
Intel® Agilex™ 器件支持用于I/O bank I/O PLL的PLL-to-PLL级联模式如下:
- I/O-PLL-to-I/O-PLL级联通过专用级联路径—上游I/O PLL和下游I/O PLL必须在同一I/O列中。
- I/O-PLL-to-I/O-PLL级联通内核时钟架构—对上游和下游I/O PLL的位置没有限制。
在上述两个PLL级联模式下,下游I/O PLL的permit_cal输入必须连接到上游I/O PLL的locked输出。
下图显示两个PLL级联模式中上游和下游I/O PLL之间需要的连接。
图 17. I/O-PLL-to-I/O-PLL级联通过专用级联路径
图 18. I/O-PLL-to-I/O-PLL级联通过内核时钟架构