仅对英特尔可见 — GUID: cvc1548753770320
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5.4.2. IOPLL IP核参数:Settings选项卡
参数 | 值 | 描述 |
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PLL Bandwidth Preset | Low 10、Medium或High | 指定PLL带宽预置设置。对于fabric-feeding I/O PLL,默认选择为Medium,而对于I/O bank I/O PLL,默认选择为Low。 |
Lock Threshold Setting | Low Lock Time、Medium Lock Time或者High Lock Time | 此设置确定检测锁定时I/O PLL的敏感度。这是首先置位locked时,锁定时间与outclk频率准确性之间的权衡。 对于那些要求I/O PLL迅速锁定的应用,Low Lock Time是最好的选项。 估计的锁定时间是30 µs + a × refclk_period, 对于Low Lock Time,Medium Lock Time和High Lock Time,其中的a分别是100,2048和4095。 |
PLL Auto Reset | On或Off | 在失锁时自动自复位PLL。 |
Create a second input clk ‘refclk1’ | On或Off | 启用此参数来提供连接到PLL的备份时钟,该时钟可与原始参考时钟切换。 |
Second Reference Clock Frequency 11 | — | 选择第二个输入时钟信号的频率。默认值是100.0 MHz。最小和最大值取决于使用的器件。 |
Create an ‘active_clk’ signal to indicate the input clock in use 11 | On或Off | 开启该参数以创建activeclk输出。activeclk输出指示PLL正在使用中的输入时钟。输出信号低指示refclk,输出信号高指示refclk1。 |
Create a ‘clkbad’ signal for each of the input clocks 11 | On或Off | 开启此参数以创建两个clkbad输出,对每个输入时钟各创建一个输出。输出信号低电平指示时钟正在工作,输出信号高电平指示时钟未工作。 |
Switchover Mode 11 | Automatic Switchover, Manual Switchover或Automatic Switchover with Manual Override | 为设计应用程序指定切换模式。IP支持三种切换模式:
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Switchover Delay 11 | 0–7 | 在切换进程中加入指定周期数量的延迟。 |
Access to PLL LVDS_CLK/LOADEN output port 10 | Disabled, Enable LVDS_CLK/LOADEN 0, or Enable LVDS_CLK/LOADEN 0 & 1 | 选择Enable LVDS_CLK/LOADEN 0或Enable LVDS_CLK/LOADEN o & 1以使能PLL lvds_clk或者loaden输出端口。 若PLL通过外部PLL驱动LVDS SERDES块,则使能此参数。 当使用I/O PLL outclk端口和LVDS端口时,outclk[0..3]用于lvds_clk[0,1],而loaden[0,1]端口,outclk4能够用于coreclk端口。 |
Enable access to the PLL DPA output port 10 | On或Off | 开启此参数以使能PLL DPA输出端口。 |
Enable access to PLL external clock output port | On或Off | 开启此参数以使能PLL外部时钟输出端口。 |
Specifies which outclk to be used as extclk_out[0] source | C0–C6 (I/O bank) | 指定outclk端口以用作extclk_out[0]源。 |
Specifies which outclk to be used as extclk_out[1] source | C0–C6 (I/O bank) | 指定outclk端口以用作extclk_out[1]源。 |
11 此参数仅在Create a second input clk 'refclk1'开启时可用。