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I/O PLL的IP核的锁定信号端口为locked。
锁定检测电路(lock detection circuit)提供一个信号到内核逻辑。该信号指明反馈时钟在相位以及频率上都已锁定到参考时钟。
如果输入参考时钟停止切换,则PLL会失锁。PLL失锁后,PLL的输出就会开始偏离所需频率。PLL一旦失锁,下游逻辑必须保持无效。