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Ixiasoft
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2.7.10. PIPE的ATX PLL端口
端口 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_powerdown | 输入 | 异步 | 置高时复位PLL。需要连接到一个动态控制的信号(若使用此 FPGA IP,则是Transceiver PHY Reset Controller pll_powerdown输出)。 |
pll_reflck0 | 输入 | N/A | 参考时钟输入端口0。有五个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
tx_serial_clk | 输出 | N/A | GX通道的高速串行时钟输出端口。代表x1时钟网络。 对于Gen1x1,Gen2x1,将此端口的输出连接到native PHY IP的tx_serial_clk输入。 对于Gen1x2,x4,x8,使用tx_bonding_clocks输出端口来连接到Native PHY。 对于Gen2x2,x4,x8,使用tx_bonding_clocks输出端口来连接到Native PHY。 对于Gen3x1,将此端口的输出连接到native PHY IP上的两个tx_serial_clk输入端口中的一个。 对于Gen3x2,x4,x8,不使用此端口。使用fPLL的tx_serial_clk输出来驱动ATX PLL的Auxiliary Master CGB时钟输入端口。 |
pll_locked | 输出 | 异步 | 有效高电平状态信号,表明PLL是否被锁定。 |
pll_pcie_clk | 输出 | N/A | 这是PIPE接口所要求的hclk。 对于Gen1x1,x2,x4,x8,使用此端口对PIPE接口驱动hclk。 对于Gen2x1,x2,x4,x8,使用此端口对PIPE接口驱动hclk。 对于Gen3x1,x2,x4,x8,不使用此端口。使用fPLL(配置为Gen1/Gen2)的pll_pcie_clk作为PIPE接口的hclk。 |
pll_cal_busy | 输出 | 异步 | 状态信号,当进行PLL校准时,此信号被置高。如果此端口在Transceiver PHY Reset Controller中未被使能,那么需要执行此信号与Native PHY的tx_cal_busy输出信号之间的逻辑OR,以在复位控制器IP上输入tx_cal_busy。 |
mcgb_rst | 输入 | 异步 | Master CGB复位控制。 |
mcgb_aux_clk0 | 输入 | N/A | 用于Gen3在链路速度协商期间进行fPLL/ATX PLL切换。对于gen3x2,x4,x8,使用 fPLL(配置为Gen1/Gen2)的tx_serial_clk output端口来驱动ATX PLL上的mcgb_aux_clk输入端口。 |
tx_bonding_clocks[5:0] | 输出 | N/A | 可选的6-bit总线,承载Master CGB的低速并行时钟输出。用于通道绑定,代表x6/xN时钟网络。 对于Gen1x1,此端口被禁用。 对于Gen1x2,x4,x8,将此端口的输出连接到Native PHY上的tx_bonding_clocks输入。 对于Gen2x1,此端口被禁用。 对于Gen2x2,x4,x8,将此端口的输出连接到Native PHY上的tx_bonding_clocks输入。 对于Gen3x1,此端口被禁用。 对于Gen3x2,x4,x8,使用ATX PLL的tx_bonding_clocks输出来连接到Native PHY的tx_bonding_clocks输入。 |
pcie_sw[1:0] | 输入 | 异步 | 用于PCIe*协议实现的2-bit速率切换控制输入。 对于Gen1,此端口是N/A。 对于Gen 2x2,x4,x8,将Native PHY的pipe_sw输出连接到此端口。 对于Gen3x2,x4,x8,使用Native PHY的pipe_sw输出来驱动此端口。 |
pcie_sw_done[1:0] | 输出 | 异步 | 用于PCIe协议实现的2-bit速率切换状态输出。 对于Gen1,此端口是N/A。 对于Gen 2x2,x4,x8,将ATX PLL的pcie_sw_done输出连接到Native PHY的pipe_sw_done输入。 对于Gen 3x2,x4,x8,将ATX PLL的pcie_sw_done输出连接到Native PHY的pipe_sw_done输入。 |