仅对英特尔可见 — GUID: mwh1409958302961
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4.10. 使用其他EDA工具综合IP核
可选择使用其他支持的EDA工具综合包含 Intel® FPGA IP核的设计。 生成与第三方EDA综合工具一起使用的IP核综合文件时,可创建面积和时序估算网表。要使能该生成,请在定制IP实例时启用Create timing and resource estimates for third-party EDA synthesis tools。
面积和时序估算网表说明IP核连接性和体系结构,但不包括有关实际功能性的详细信息。该信息使某些第三方综合工具更好地报告面积和时序估算。此外,综合工具可使用时序信息实现时序驱动的优化并提高结果质量。
Intel® Quartus® Prime软件生成的 <variant name>_syn.v网表文件为Verilog HDL格式,无论您指定的输出文件格式如何。如果您将此网表文件用于综合,则您的 Intel® Quartus® Prime工程中必须包含IP核封装文 件(wrapper file)<variant name> .v或<variant name> .vhd。