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4.9.1. 生成IP仿真文件
生成参数化IP核后， Intel® Quartus® Prime软件可选择生成功能性仿真模型，测试台（或设计实例）以及供应商指定仿真器安装脚本。控制IP仿真文件的生成：
- 为IP仿真文件生成指定支持的仿真器和选项，点击Assignment > Settings > EDA Tool Settings > Simulation。
- 参数化新的IP实例，启用仿真文件生成，并生成IP核综合和仿真文件，点击Tools > IP Catalog。
- 编辑参数，重新生成现有IP核实例的综合或仿真文 件，点击View > Project Navigator > IP Components。
- 编辑参数，重新生成现有IP核实例的综合或仿真文件，点击View > Utility Windows > Project Navigator > IP Components。
| 文件类型 | 说明 | 文件名 |
|---|---|---|
| 仿真器安装脚本 | 供应商指定脚本，用于编译，解析和仿真 Intel® FPGA IP模型与仿真模型库文件。
注： 对于 Intel® Arria® 10设计，可使用 Intel® Quartus® Prime软件自动创建组合式仿真器安装脚本。请参阅 Intel® FPGA IP核简介 中的编写IP仿真脚本了解更多信息。
|
<my_dir>/aldec/riviera_setup.tcl <my_dir>/cadence/ncsim__setup.sh <my_dir>/mentor/msim_setup.tcl <my_dir>/synopsys/vcs/vcs_setup.sh <my_dir>/synopsys/vcsmx/vcsmx_setup.sh |
| 仿真IP文件（ Intel® Quartus® Prime Standard Edition） | 包含IP核仿真库映射信息。使用NativeLink，将针对IP生成的.qip和.sip文件添加到工程中。 | <design name>.sip |
| IP功能功能模型（ Intel® Quartus® Prime Standard Edition） | IP功能仿真模型是 Intel® Quartus® Prime软件为Intel FPGA IP核生成的周期精确的VHDL或Verilog HDL模型。IP功能模型支持使用行业标准的VHDL和Verilog HDL仿真器进行IP的快速功能仿真。 | <my_ip>.vho <my_ip>.vo |
| IEEE加密模型（ Intel® Quartus® Prime Standard Edition） | Intel提供 Arria® V、 Cyclone® V、 Stratix® V和更新的仿真模型库以及Verilog HDL和IEEE-encrypted（加密） Verilog HDL的IP仿真模型。您仿真器的协同仿真能力可支持VHDL这些模型的仿真。IEEE加密Verilog HDL模型比IP功能仿真模型要快得多。 Intel® Quartus® Prime Pro Edition软件不支持这些模式。 | <my_ip>.v |
注： Intel® FPGA IP核支持多种周期精确的仿真模型，包括仿真专用IP功能模型和加密RTL模型，以及纯文本RTL模型。通过使用业界标准VHDL或者Verilog HDL仿真器，这些模型支持对您IP核实例的快速功能仿真。而某些IP核，仅生成纯文本RTL模型，您可以仿真此模型。仿真模型只能用于仿真，不能用于综合或任何其他用途。如果将这些模型用于综合，将生成一个不具备任何功能的设计。