MAX 10嵌入式存储器用户指南

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ID 683431
日期 11/02/2015
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1. MAX® 10嵌入式存储器概述 2. MAX® 10嵌入式存储器体系结构和功能 3. MAX® 10嵌入式存储器设计考量 4. RAM：1-Port IP内核参考 5. RAM: 2-PORT IP内核参考 6. ROM：1-PORT IP内核参考 7. ROM: 2-PORT IP内核参考 8. 移位寄存器（基于RAM）IP内核参考 9. FIFO IP内核参考 10. ALTMEMMULT IP内核参考 11. MAX 10嵌入式存储器用户指南的附加信息
2. MAX® 10嵌入式存储器体系结构和功能 x
2.1. MAX® 10嵌入式存储器一般特性 2.2. MAX® 10嵌入式存储器操作模式 2.3. MAX® 10嵌入式存储器时钟模式 2.4. MAX® 10嵌入式存储器配置
2.1. MAX® 10嵌入式存储器一般特性 x
2.1.1. 控制信号 2.1.2. 奇偶校验位 2.1.3. 读使能 2.1.4. Read-During-Write 2.1.5. 字节使能 2.1.6. Packed模式支持 2.1.7. 地址时钟使能支持 2.1.8. 异步清零
2.1.5. 字节使能 x
2.1.5.1. 字节使能控制 2.1.5.2. 数据字节输出 2.1.5.3. RAM模块操作
2.1.7. 地址时钟使能支持 x
2.1.7.1. 读周期中的地址时钟使能波形 2.1.7.2. 写周期波形中的地址时钟使能
2.1.8. 异步清零 x
2.1.8.1. 复位M9K模块中的寄存器
2.2. MAX® 10嵌入式存储器操作模式 x
2.2.1. 支持的存储器操作模式
2.3. MAX® 10嵌入式存储器时钟模式 x
2.3.1. 时钟模式中的异步清零 2.3.2. 同时的读和写中的输出读数据 2.3.3. 时钟模式的独立时钟使能
2.4. MAX® 10嵌入式存储器配置 x
2.4.1. 端口宽度配置 2.4.2. 双端口模式的存储器配置 2.4.3. 最大模块深度配置
3. MAX® 10嵌入式存储器设计考量 x
3.1. 实现外部冲突解决 3.2. 定制Read-During-Write行为 3.3. 考虑上电状态和存储器初始化 3.4. 控制时钟以降低功耗 3.5. 选择Read-During-Write输出
3.2. 定制Read-During-Write行为 x
3.2.1. 相同端口Read-During-Write模式 3.2.2. 混合端口Read-During-Write模式
3.2.2. 混合端口Read-During-Write模式 x
3.2.2.1. 使用双时钟的混合端口Read-During-Write操作
4. RAM：1-Port IP内核参考 x
4.1. RAM： MAX® 10器件的1-Port IP 内核信号 4.2. MAX 10器件的RAM: 1-Port IP内核参数
5. RAM: 2-PORT IP内核参考 x
5.1. MAX® 10器件的RAM: 2-Port IP内核信号(简单双端口RAM) 5.2. MAX® 10器件的RAM: 2-Port IP内核信号(真双端口RAM) 5.3. MAX® 10器件的RAM: 2-Port IP内核参数
6. ROM：1-PORT IP内核参考 x
6.1. MAX® 10器件的ROM：1-PORT IP内核信号 6.2. MAX® 10器件的ROM：1-PORT IP内核参数
7. ROM: 2-PORT IP内核参考 x
7.1. ROM: MAX® 10器件的2-PORT IP内核信号 7.2. MAX® 10器件的ROM:2-Port IP内核参数
8. 移位寄存器（基于RAM）IP内核参考 x
8.1. MAX® 10器件的移位寄存器(基于RAM)IP内核信号 8.2. MAX® 10器件的移位寄存器(基于RAM) IP内核参数
9. FIFO IP内核参考 x
9.1. MAX® 10器件的FIFO IP内核信号 9.2. MAX® 10器件的FIFO IP内核参数
10. ALTMEMMULT IP内核参考 x
10.1. MAX® 10器件的ALTMEMMULT IP内核信号 10.2. MAX® 10器件的ALTMEMMULT IP内核参数
11. MAX 10嵌入式存储器用户指南的附加信息 x
A.1. MAX 10嵌入式存储器用户指南的文档修订历史
1. MAX® 10嵌入式存储器概述
2. MAX® 10嵌入式存储器体系结构和功能
3. MAX® 10嵌入式存储器设计考量
4. RAM：1-Port IP内核参考
5. RAM: 2-PORT IP内核参考
6. ROM：1-PORT IP内核参考
7. ROM: 2-PORT IP内核参考
8. 移位寄存器（基于RAM）IP内核参考
9. FIFO IP内核参考
10. ALTMEMMULT IP内核参考
11. MAX 10嵌入式存储器用户指南的附加信息

2.2.1. 支持的存储器操作模式

表 2.  M9K嵌入式存储器模块中支持的存储器操作模式
存储器操作模式 相关的IP内核 说明
单端口RAM RAM: 1-PORT IP内核

单端口模式支持一个单一地址的非同时读取和写入操作。

使用读使能端口控制写操作期间的RAM输出端口行为：

  • 要显示该地址被写入新数据还是旧数据，需要在写操作期间激活一个读使能。
  • 要保留最近有效读使能期间保持的之前值，需要通过置低读使能端口来执行写操作。
简单双端口RAM RAM: 2-PORT IP内核

您可以对不同位置同时执行读写操作，port A进行写操作，port B进行读操作。

真双端口RAM RAM: 2-PORT IP内核

您可以执行两个端口操作的任意组合：

  • 两次读取、两次写入、或者，
  • 两个不同的时钟频率的一次读和一次写。
单端口ROM ROM: 1-PORT IP内核 只有一个地址端口可用于读操作。

您可以将存储器模块用作ROM。

  • 使用 .mif或.hex文件初始化存储器模块的ROM内容。
  • ROM的地址线被寄存。
  • 输出可以被寄存或不寄存器。
  • ROM读操作等同于单端口RAM配置中的读操作。
双端口ROM ROM: 2-PORT IP内核

双端口ROM具有作为和单端口ROM大致相同的功能端口。不同的是双端口ROM具有用于读操作的额外地址端口。

您可以将存储器模块用作ROM。

  • 使用.mif或.hex文件初始化存储器模块的ROM数据。
  • ROM的地址线被寄存。
  • 输出可以被寄存的或不寄存。
  • ROM读操作与单端口RAM配置的读操作相同。
移位寄存器(shift-register) 移位寄存器(基于RAM)IP内核

存储器模块可用作移位寄存器以节省逻辑单元和布线资源。

移位寄存器的大小(w × m × n)是由输入数据位宽(w)、抽头(tap)长度 (m)和抽头数量(n)决定的。

通过级联存储器模块，能够实现更大的移位寄存器。

FIFO FIFO IP内核

存储器模块可用作FIFO缓冲器

  • 在单时钟FIFO（SCFIFO）模式和双时钟FIFO（DCFIFO）模式中使用FIFO IP内核，以实现设计中的单和双时钟FIFO缓冲器。
  • 当从一个时钟域到另一个时钟域传输数据时，要使用双时钟FIFO缓冲器。
  • M9K存储器模块不支持在一个空白FIFO缓冲器中同时进行读和写操作。
基于存储器的乘法器 ALTMEMMULT IP内核 您可以将存储器模块用作基于存储器的乘法器。
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