MAX 10嵌入式存储器用户指南

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ID 683431
日期 11/02/2015
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1. MAX® 10嵌入式存储器概述 2. MAX® 10嵌入式存储器体系结构和功能 3. MAX® 10嵌入式存储器设计考量 4. RAM：1-Port IP内核参考 5. RAM: 2-PORT IP内核参考 6. ROM：1-PORT IP内核参考 7. ROM: 2-PORT IP内核参考 8. 移位寄存器（基于RAM）IP内核参考 9. FIFO IP内核参考 10. ALTMEMMULT IP内核参考 11. MAX 10嵌入式存储器用户指南的附加信息
2. MAX® 10嵌入式存储器体系结构和功能 x
2.1. MAX® 10嵌入式存储器一般特性 2.2. MAX® 10嵌入式存储器操作模式 2.3. MAX® 10嵌入式存储器时钟模式 2.4. MAX® 10嵌入式存储器配置
2.1. MAX® 10嵌入式存储器一般特性 x
2.1.1. 控制信号 2.1.2. 奇偶校验位 2.1.3. 读使能 2.1.4. Read-During-Write 2.1.5. 字节使能 2.1.6. Packed模式支持 2.1.7. 地址时钟使能支持 2.1.8. 异步清零
2.1.5. 字节使能 x
2.1.5.1. 字节使能控制 2.1.5.2. 数据字节输出 2.1.5.3. RAM模块操作
2.1.7. 地址时钟使能支持 x
2.1.7.1. 读周期中的地址时钟使能波形 2.1.7.2. 写周期波形中的地址时钟使能
2.1.8. 异步清零 x
2.1.8.1. 复位M9K模块中的寄存器
2.2. MAX® 10嵌入式存储器操作模式 x
2.2.1. 支持的存储器操作模式
2.3. MAX® 10嵌入式存储器时钟模式 x
2.3.1. 时钟模式中的异步清零 2.3.2. 同时的读和写中的输出读数据 2.3.3. 时钟模式的独立时钟使能
2.4. MAX® 10嵌入式存储器配置 x
2.4.1. 端口宽度配置 2.4.2. 双端口模式的存储器配置 2.4.3. 最大模块深度配置
3. MAX® 10嵌入式存储器设计考量 x
3.1. 实现外部冲突解决 3.2. 定制Read-During-Write行为 3.3. 考虑上电状态和存储器初始化 3.4. 控制时钟以降低功耗 3.5. 选择Read-During-Write输出
3.2. 定制Read-During-Write行为 x
3.2.1. 相同端口Read-During-Write模式 3.2.2. 混合端口Read-During-Write模式
3.2.2. 混合端口Read-During-Write模式 x
3.2.2.1. 使用双时钟的混合端口Read-During-Write操作
4. RAM：1-Port IP内核参考 x
4.1. RAM： MAX® 10器件的1-Port IP 内核信号 4.2. MAX 10器件的RAM: 1-Port IP内核参数
5. RAM: 2-PORT IP内核参考 x
5.1. MAX® 10器件的RAM: 2-Port IP内核信号(简单双端口RAM) 5.2. MAX® 10器件的RAM: 2-Port IP内核信号(真双端口RAM) 5.3. MAX® 10器件的RAM: 2-Port IP内核参数
6. ROM：1-PORT IP内核参考 x
6.1. MAX® 10器件的ROM：1-PORT IP内核信号 6.2. MAX® 10器件的ROM：1-PORT IP内核参数
7. ROM: 2-PORT IP内核参考 x
7.1. ROM: MAX® 10器件的2-PORT IP内核信号 7.2. MAX® 10器件的ROM:2-Port IP内核参数
8. 移位寄存器（基于RAM）IP内核参考 x
8.1. MAX® 10器件的移位寄存器(基于RAM)IP内核信号 8.2. MAX® 10器件的移位寄存器(基于RAM) IP内核参数
9. FIFO IP内核参考 x
9.1. MAX® 10器件的FIFO IP内核信号 9.2. MAX® 10器件的FIFO IP内核参数
10. ALTMEMMULT IP内核参考 x
10.1. MAX® 10器件的ALTMEMMULT IP内核信号 10.2. MAX® 10器件的ALTMEMMULT IP内核参数
11. MAX 10嵌入式存储器用户指南的附加信息 x
A.1. MAX 10嵌入式存储器用户指南的文档修订历史
1. MAX® 10嵌入式存储器概述
2. MAX® 10嵌入式存储器体系结构和功能
3. MAX® 10嵌入式存储器设计考量
4. RAM：1-Port IP内核参考
5. RAM: 2-PORT IP内核参考
6. ROM：1-PORT IP内核参考
7. ROM: 2-PORT IP内核参考
8. 移位寄存器（基于RAM）IP内核参考
9. FIFO IP内核参考
10. ALTMEMMULT IP内核参考
11. MAX 10嵌入式存储器用户指南的附加信息

2.1.5. 字节使能

  • 被实现为RAM的存储器模块支持字节使能。
  • 字节使能通过屏蔽部分输入数据，实现仅写入数据中的指定字节。未被写入的字节保留之前写入的值。
  • 写使能(wren) 信号与字节使能(byteena) 信号一起控制RAM模块上的写操作。默认情况下，byteena信号是高电平(使能)，仅使用wren 信号控制写操作。
  • 字节使能寄存器没有clear端口。
  • 当写端口具有×16、×18、×32或者×36位的数据宽度时，M9K模块支持字节使能。
  • 字节使能运行在独特方式(one-hot fashion)。byteena信号的LSB对应于数据总线的LSB。例如，如果byteena = 01并且在×18模式中使用RAM模块，那么data[8:0]被使能以及data[17:9]被禁用。同样，如果byteena = 11，那么data[8:0]和data[17:9]被使能。
  • 字节使能为高电平有效。
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