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HPS Ethernet Media Access Controller (EMAC)时序特征
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tclk (1000Base-T) | TX_CLK时钟周期 | — | 8 | — | ns |
Tclk (100Base-T) | TX_CLK时钟周期 | — | 40 | — | ns |
Tclk (10Base-T) | TX_CLK时钟周期 | — | 400 | — | ns |
Tdutycycle (1000Base-T) | TX_CLK占空比 | 45 | 50 | 55 | % |
Tdutycycle(10/100Base-T) | TX_CLK占空比 | 40 | 50 | 60 | % |
Td 137 |
TXD/TX_CTL到TX_CLK输出偏移 | –0.5 | — | 0.5 | ns |
图 13. RGMII TX和RMII TX时序图
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tclk (1000Base-T) | RX_CLK时钟周期 | — | 8 | — | ns |
Tclk (100Base-T) | RX_CLK时钟周期 | — | 40 | — | ns |
Tclk (10Base-T) | RX_CLK时钟周期 | — | 400 | — | ns |
Tdutycycle(1000Base-T) | RX_CLK占空比 | 45 | 50 | 55 | % |
Tdutycycle(10/100Base-T) | RX_CLK占空比 | 40 | 50 | 60 | % |
Tsu | RX_D/RX_CTL到RX_CLK建立时间 | 1 | — | — | ns |
Th 139 | RX_CLK到RX_D/RX_CTL保持时间 | 1 | — | — | ns |
图 14. RGMII RX和RMII RX时序图
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tclk | REF_CLK时钟周期,由HPS TX_CLK提供 | — | 20 | — | ns |
REF_CLK时钟周期,由外部时钟源提供 | — | 20 | — | ns | |
Tdutycycle_int | 时钟占空比,由TX_CLK提供的REF_CLK | 35 | 50 | 65 | % |
Tdutycycle_ext | 时钟占空比,由外部时钟源提供的REF_CLK | 35 | 50 | 65 | % |
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Td | TX_CLK到TXD/TX_CTL输出数据延迟 | 2 | — | 10 | ns |
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tsu | RX_D/RX_CTL建立时间 | 2 | — | — | ns |
Th | RX_D/RX_CTL保持时间 | 1 | — | — | ns |
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tclk | MDC时钟周期 | 400 | — | — | ns |
Td | MDC到MDIO输出数据延迟 | 10 | — | 300 | ns |
Tsu | MDIO数据的建立时间 | 10 | — | — | ns |
Th | MDIO数据的保持时间 | 0 | — | — | ns |
图 15. MDIO时序图
相关信息
137 上升和下降时间取决于I/O标准,驱动强度和负载。Intel建议仿真您的配置。
138 如果连接到一个不实现clock-to-data偏移的PHY,那么可以通过HPS I/O可编程延,迟延迟TX_CLK 1.5到2.0 ns,以满足PHY的1-ns ldata-to-clock偏移要求。
139
如果连接到一个不实现clock-to-data偏移的PHY,那么可以使用HPS I/O可编程延迟来延迟RX_CLK 1.5-2 ns,以满足HPS EMAC的1 ns建立时间。