使用Altera PDN工具优化供电网络设计

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ID 683155
日期 7/08/2015
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1. 使用Altera PDN工具优化供电网络设计
1. 使用Altera PDN工具优化供电网络设计 x
1.1. 较差PDN的影响 1.2. PDN电路拓扑 1.3. 估算您FPGA设计的电流要求 1.4. 计算Ztarget 1.5. 设计实例 1.6. PDN设计优化性研究 1.7. 文档修订历史
1.3. 估算您FPGA设计的电流要求 x
1.3.1. FPGA功能块 1.3.2. 时钟频率 1.3.3. GPIO 1.3.4. 收发器 1.3.5. 数据码型
1.6. PDN设计优化性研究 x
1.6.1. 初始叠层输入 1.6.2. 使用正确数目的电源/接地过孔对 1.6.3. 使用正确数目的电源/接地过孔对及分层数 1.6.4. 正确的电源/接地过孔对数目和分层数目 1.6.5. 移动电源到最佳层 1.6.6. 将电源平面和地平面叠层尽可能靠近 1.6.7. 将去耦电容器移动到PCB顶层表面 1.6.8. 使用X2Y去耦电容器 1.6.9. 使用超低ESR大容量电容器 1.6.10. 交换在9层的VCC与在4层的VCC，VCCT_GXB，和VCCR_GXB 1.6.11. 评估可能需要的总电容量 1.6.12. 使用内核时钟频率及电流上升周期参数 1.6.13. 综述设计研究中电容器的节省 1.6.14. 综述摘要 1.6.15. 参考文献
1. 使用Altera PDN工具优化供电网络设计

1.1. 较差PDN的影响

稳定的电源是FPGA设计的基础。它有助于确保器件符合电气规范。一个管理电压纹波的强大供电网络（PDN）是电源设计的重要部分。

随着电流负载的提高，不完善的PDN会导致过渡的电压纹波，电压降和VRM不稳定性。VCC电源中的电压纹波会导致掉电或由于电源噪声引起的抖动导致时序裕量减少。从而带来数据完整性问题。

一个强健的PDN对收发器设计很重要。收发器性能会受到其电源中电压纹波的不利影响。收发器电源中因增长的电压纹波会使发送器抖动增加或者使抖动容限降低都会导致Bit Error Rate （BER）的增长。

General Purpose IO (GPIO)和PLL电源上产生的抖动会减少外部存储器接口(EMIF)，（例如DDR3和DDR4），上的时序裕量。如果时序裕量违规就会导致无码的产生。

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