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1. 快速入门指南
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G(USXGMII)以太网设计实例
7. 接口信号说明
8. 配置寄存器说明
9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档
10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
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4.3.4. 时序约束
在1G/2.5G配置中对PHY进行配置时, Intel公司® 建议您参阅 1G/2.5G/5G/10G多速率以太网PHY Intel® Stratix® 10 FPGA IP用户指南的时序约束部分了解关于时序约束实例的详细信息。
对1G/2.5G PHY配置使能IEEE 1588v2特性,并将如下约束添加到时序约束文件:
- 设置从本地PHY 1G时钟到2.5G 1588逻辑的错误路径。由于2.5G 1588逻辑未运行本地1G时钟,您无需确保1G时钟LL 10GbE MAC数据路径的时序收敛。例如:
其中profile0指示的数据路径与本地PHY 1G时钟向关联,而alt_mge_1588_tod_2p5g和alt_mge_1588_tod_sync_*_2p5g路径指示2.5G 1588逻辑。set_false_path -from [get_clocks {DUT|CHANNEL_GEN[*].u_channel|phy|alt_mge_phy_0|profile0|*}] \ -to [get_registers {*|alt_mge_1588_tod_2p5g:*|* \ *|alt_mge_1588_tod_sync_*_2p5g:*|*}] set_false_path -from [get_registers {*|alt_mge_1588_tod_2p5g:*|* \ *|alt_mge_1588_tod_sync_*_2p5g:*|*}] \ -to [get_clocks {DUT|CHANNEL_GEN[*].u_channel|phy|alt_mge_phy_0|profile0|*}]
- 设置从本地PHY 2.5G时钟到1G 1588逻辑的错误路径,反之亦然。由于1G 1588逻辑未运行本地2.5G时钟,您无需确保2.5G时钟LL 10GbE MAC数据路径的时序收敛。例如:
其中profile1指示的路径与本地PHY 2.5G时钟相关联,而alt_mge_1588_tod_1g和alt_mge_1588_tod_sync_*_1g路径指示1G 1588逻辑。set_false_path -from [get_clocks {DUT|CHANNEL_GEN[*].u_channel|phy|alt_mge_phy_0|profile1|*}] \ -to [get_registers {*|alt_mge_1588_tod_1g:*|* \ *|alt_mge_1588_tod_sync_*_1g:*|*}] set_false_path -from [get_registers {*|alt_mge_1588_tod_1g:*|* \ *|alt_mge_1588_tod_sync_*_1g:*|*}] \ -to [get_clocks {DUT|CHANNEL_GEN[*].u_channel|phy|alt_mge_phy_0|profile1|*}]