Hyper-Retimingの障壁を削除する方法 (Japanese Version of Eliminating Barriers to Hyper-Retiming) (OJS10EHYPRET)

42 Minutes Online Course

Course Description

このトレーニングでは、Quartus®開発ソフトウェアのコンパイル・フローでHyper-Retimer使用を使用する際、Stratix® 10 Hyper-Registerによって得られるデザイン・パフォーマンスの向上を妨げる要因についての理解を深めることができます。また、Hyper-Retimingの障壁を回避するために実装可能な様々なデザインの修正方法についても学習します。

At Course Completion

You will be able to:

  • Hyper-Retimingの障壁となるデザイン・ストラクチャを説明する
  • Hyper-Retimingの制限を解消するためにRTLを変更する

Skills Required

  • FPGA/CPLDデザイン・フローについての知識
  • Quartus Prime開発ソフトウェアの使用経験
  • VerilogおよびVHDLを使用して合成可能なデザイン・ストラクチャについての知識

Follow-on Courses

Upon completing this course, we recommend the following courses (in no particular order):

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

Result Showing 1

LocationDatesPriceRegistration
On-lineAnytimeFreeRegister Now