DMAC1_Channel2 Summary

DW_axi_dmac Channel 2 register address block

Base Address: 0x10DC0200


Register Address Offset	Bit Fields
`i_dma__dmac1_ahb_slv__10dc0000__Channel2_Registers_Address_Block__SEG_L4_AHB_dmac1_s_0x0_0x10000`
`CH2_SAR` `0x0` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`SAR` `RW 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`SAR` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`SAR` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`SAR` `RW 0x0`
`CH2_DAR` `0x8` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`DAR` `RW 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`DAR` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`DAR` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`DAR` `RW 0x0`
`CH2_BLOCK_TS` `0x16` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_BLOCK_TSREG_63to22` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_BLOCK_TSREG_63to22` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_BLOCK_TSREG_63to22` `RO 0x0`										`BLOCK_TS` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`BLOCK_TS` `RW 0x0`
`CH2_CTL` `0x24` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`SHADOWREG_OR_LLI_VALID` `RW 0x0`	`SHADOWREG_OR_LLI_LAST` `RW 0x0`	`RSVD_DMAC_CHx_CTL_59to61` `RO 0x0`			`IOC_BlkTfr` `RW 0x0`	`DST_STAT_EN` `RO 0x0`	`SRC_STAT_EN` `RO 0x0`	`AWLEN` `RW 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`AWLEN_EN` `RW 0x0`	`ARLEN` `RW 0x0`								`ARLEN_EN` `RW 0x0`	`AW_PROT` `RW 0x0`			`AR_PROT` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_CTL_31` `RO 0x0`	`NonPosted_LastWrite_En` `RW 0x0`	`AW_CACHE` `RW 0x0`				`AR_CACHE` `RW 0x0`				`DST_MSIZE` `RW 0x0`				`SRC_MSIZE` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`SRC_MSIZE` `RW 0x0`		`DST_TR_WIDTH` `RW 0x0`			`SRC_TR_WIDTH` `RW 0x0`			`RSVD_DMAC_CHx_CTL_7` `RO 0x0`	`DINC` `RW 0x0`	`RSVD_DMAC_CHx_CTL_5` `RO 0x0`	`SINC` `RW 0x0`	`RSVD_DMAC_CHx_CTL_3` `RO 0x0`	`DMS` `RO 0x0`	`RSVD_DMAC_CHx_CTL_1` `RO 0x0`	`SMS` `RO 0x0`
`CH2_CFG2` `0x32` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_CFG_63` `RO 0x0`	`DST_OSR_LMT` `RW 0x0`				`SRC_OSR_LMT` `RW 0x0`				`LOCK_CH_L` `RW 0x0`		`LOCK_CH` `RW 0x0`	`CH_PRIOR` `RW 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`CH_PRIOR` `RW 0x0`	`RSVD_DMAC_CHx_CFG_39to46` `RO 0x0`								`DST_HWHS_POL` `RO 0x0`	`SRC_HWHS_POL` `RO 0x0`	`HS_SEL_DST` `RW 0x0`	`HS_SEL_SRC` `RW 0x0`	`TT_FC` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_CFG_29to31` `RO 0x0`			`WR_UID` `RW 0x0`				`RSVD_DMAC_CHx_CFG_22to24` `RO 0x0`			`RD_UID` `RO 0x0`				`RSVD_DMAC_CHx_CFG_17` `RO 0x0`	`DST_PER` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`DST_PER` `RW 0x0`					`RSVD_DMAC_CHx_CFG_10` `RO 0x0`	`SRC_PER` `RW 0x0`						`DST_MULTBLK_TYPE` `RO 0x0`		`SRC_MULTBLK_TYPE` `RO 0x0`
`CH2_LLP` `0x40` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`LOC` `RW 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`LOC` `RW 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`LOC` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`LOC` `RW 0x0`										`RSVD_DMAC_CHx_LLP_1to5` `RO 0x0`					`LMS` `RO 0x0`
`CH2_STATUSREG` `0x48` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_STATUSREG_47to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_STATUSREG_47to63` `RO 0x0`	`DATA_LEFT_IN_FIFO` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_STATUSREG_22to31` `RO 0x0`										`CMPLTD_BLK_TFR_SIZE` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`CMPLTD_BLK_TFR_SIZE` `RO 0x0`
`CH2_SWHSSRCREG` `0x56` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_SWHSSRCREG_6to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_SWHSSRCREG_6to63` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_SWHSSRCREG_6to63` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_SWHSSRCREG_6to63` `RO 0x0`										`SWHS_LST_SRC_WE` `WO 0x0`	`SWHS_LST_SRC` `RW 0x0`	`SWHS_SGLREQ_SRC_WE` `WO 0x0`	`SWHS_SGLREQ_SRC` `RW 0x0`	`SWHS_REQ_SRC_WE` `WO 0x0`	`SWHS_REQ_SRC` `RW 0x0`
`CH2_SWHSDSTREG` `0x64` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_SWHSDSTREG_6to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_SWHSDSTREG_6to63` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_SWHSDSTREG_6to63` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_SWHSDSTREG_6to63` `RO 0x0`										`SWHS_LST_DST_WE` `WO 0x0`	`SWHS_LST_DST` `RW 0x0`	`SWHS_SGLREQ_DST_WE` `WO 0x0`	`SWHS_SGLREQ_DST` `RW 0x0`	`SWHS_REQ_DST_WE` `WO 0x0`	`SWHS_REQ_DST` `RW 0x0`
`CH2_BLK_TFR_RESUMEREQREG` `0x72` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_BLK_TFR_RESUMEREQREG_1to63` `WO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_BLK_TFR_RESUMEREQREG_1to63` `WO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_BLK_TFR_RESUMEREQREG_1to63` `WO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_BLK_TFR_RESUMEREQREG_1to63` `WO 0x0`															`BLK_TFR_RESUMEREQ` `WO 0x0`
`CH2_AXI_IDREG` `0x80` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_AXI_IDREG_32to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_AXI_IDREG_32to63` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_AXI_IDREG_IDW_L2NCm32to63` `RO 0x0`												`AXI_WRITE_ID_SUFFIX` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_AXI_IDREG_IDW_L2NCm1to31` `RO 0x0`												`AXI_READ_ID_SUFFIX` `RW 0x0`
`CH2_AXI_QOSREG` `0x88` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_AXI_QOSREG_8to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_AXI_QOSREG_8to63` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`RSVD_DMAC_CHx_AXI_QOSREG_8to63` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_AXI_QOSREG_8to63` `RO 0x0`								`AXI_ARQOS` `RW 0x0`				`AXI_AWQOS` `RW 0x0`
`CH2_INTSTATUS_ENABLEREG` `0x128` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_32to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_32to63` `RO 0x0`												`Enable_ECC_PROT_UIDMem_UnCorrERR_IntStat` `RO 0x0`	`Enable_ECC_PROT_UIDMem_CorrERR_IntStat` `RO 0x0`	`Enable_ECC_PROT_CHMem_UnCorrERR_IntStat` `RO 0x0`	`Enable_ECC_PROT_CHMem_CorrERR_IntStat` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`Enable_CH_ABORTED_IntStat` `RW 0x0`	`Enable_CH_DISABLED_IntStat` `RW 0x0`	`Enable_CH_SUSPENDED_IntStat` `RW 0x0`	`Enable_CH_SRC_SUSPENDED_IntStat` `RW 0x0`	`Enable_CH_LOCK_CLEARED_IntStat` `RW 0x0`	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_26` `RO 0x0`	`Enable_SLVIF_WRPARITY_ERR_IntStat` `RO 0x0`	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_22to24` `RO 0x0`			`Enable_SLVIF_WRONHOLD_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_SHADOWREG_WRON_VALID_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_WRONCHEN_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_RD2RWO_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_WR2RO_ERR_IntStat` `RW 0x0`	`Enable_SLVIF_DEC_ERR_IntStat` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_15` `RO 0x0`	`Enable_SLVIF_MULTIBLKTYPE_ERR_IntStat` `RW 0x0`	`Enable_SHADOWREG_OR_LLI_INVALID_ERR_IntStat` `RW 0x0`	`Enable_LLI_WR_SLV_ERR_IntStat` `RW 0x0`	`Enable_LLI_RD_SLV_ERR_IntStat` `RW 0x0`	`Enable_LLI_WR_DEC_ERR_IntStat` `RW 0x0`	`Enable_LLI_RD_DEC_ERR_IntStat` `RW 0x0`	`Enable_DST_SLV_ERR_IntStat` `RW 0x0`	`Enable_SRC_SLV_ERR_IntStat` `RW 0x0`	`Enable_DST_DEC_ERR_IntStat` `RW 0x0`	`Enable_SRC_DEC_ERR_IntStat` `RW 0x0`	`Enable_DST_TRANSCOMP_IntStat` `RW 0x0`	`Enable_SRC_TRANSCOMP_IntStat` `RW 0x0`	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_2` `RO 0x0`	`Enable_DMA_TFR_DONE_IntStat` `RW 0x0`	`Enable_BLOCK_TFR_DONE_IntStat` `RW 0x0`
`CH2_INTSTATUS` `0x136` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_INTSTATUSREG_36to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_INTSTATUSREG_36to63` `RO 0x0`												`ECC_PROT_UIDMem_UnCorrERR_IntStat` `RO 0x0`	`ECC_PROT_UIDMem_CorrERR_IntStat` `RO 0x0`	`ECC_PROT_CHMem_UnCorrERR_IntStat` `RO 0x0`	`ECC_PROT_CHMem_CorrERR_IntStat` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`CH_ABORTED_IntStat` `RO 0x0`	`CH_DISABLED_IntStat` `RO 0x0`	`CH_SUSPENDED_IntStat` `RO 0x0`	`CH_SRC_SUSPENDED_IntStat` `RO 0x0`	`CH_LOCK_CLEARED_IntStat` `RO 0x0`	`RSVD_DMAC_CHx_INTSTATUSREG_26` `RO 0x0`	`SLVIF_WRPARITY_ERR_IntStat` `RO 0x0`	`RSVD_DMAC_CHx_INTSTATUSREG_22to24` `RO 0x0`			`SLVIF_WRONHOLD_ERR_IntStat` `RO 0x0`	`SLVIF_SHADOWREG_WRON_VALID_ERR_IntStat` `RO 0x0`	`SLVIF_WRONCHEN_ERR_IntStat` `RO 0x0`	`SLVIF_RD2RWO_ERR_IntStat` `RO 0x0`	`SLVIF_WR2RO_ERR_IntStat` `RO 0x0`	`SLVIF_DEC_ERR_IntStat` `RO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_INTSTATUSREG_15` `RO 0x0`	`SLVIF_MULTIBLKTYPE_ERR_IntStat` `RO 0x0`	`SHADOWREG_OR_LLI_INVALID_ERR_IntStat` `RO 0x0`	`LLI_WR_SLV_ERR_IntStat` `RO 0x0`	`LLI_RD_SLV_ERR_IntStat` `RO 0x0`	`LLI_WR_DEC_ERR_IntStat` `RO 0x0`	`LLI_RD_DEC_ERR_IntStat` `RO 0x0`	`DST_SLV_ERR_IntStat` `RO 0x0`	`SRC_SLV_ERR_IntStat` `RO 0x0`	`DST_DEC_ERR_IntStat` `RO 0x0`	`SRC_DEC_ERR_IntStat` `RO 0x0`	`DST_TRANSCOMP_IntStat` `RO 0x0`	`SRC_TRANSCOMP_IntStat` `RO 0x0`	`RSVD_DMAC_CHx_INTSTATUSREG_2` `RO 0x0`	`DMA_TFR_DONE_IntStat` `RO 0x0`	`BLOCK_TFR_DONE_IntStat` `RO 0x0`
`CH2_INTSIGNAL_ENABLEREG` `0x144` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_INTSIGNAL_ENABLEREG_36to63` `RO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_INTSIGNAL_ENABLEREG_36to63` `RO 0x0`												`Enable_ECC_PROT_UIDMem_UnCorrERR_IntSignal` `RO 0x0`	`Enable_ECC_PROT_UIDMem_CorrERR_IntSignal` `RO 0x0`	`Enable_ECC_PROT_CHMem_UnCorrERR_IntSignal` `RO 0x0`	`Enable_ECC_PROT_CHMem_CorrERR_IntSignal` `RO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`Enable_CH_ABORTED_IntSignal` `RW 0x0`	`Enable_CH_DISABLED_IntSignal` `RW 0x0`	`Enable_CH_SUSPENDED_IntSignal` `RW 0x0`	`Enable_CH_SRC_SUSPENDED_IntSignal` `RW 0x0`	`Enable_CH_LOCK_CLEARED_IntSignal` `RW 0x0`	`RSVD_DMAC_CHx_INTSIGNAL_ENABLEREG_26` `RO 0x0`	`Enable_SLVIF_WRPARITY_ERR_IntSignal` `RO 0x0`	`RSVD_DMAC_CHx_INTSIGNAL_ENABLEREG_22to24` `RO 0x0`			`Enable_SLVIF_WRONHOLD_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_SHADOWREG_WRON_VALID_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_WRONCHEN_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_RD2RWO_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_WR2RO_ERR_IntSignal` `RW 0x0`	`Enable_SLVIF_DEC_ERR_IntSignal` `RW 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_15` `RO 0x0`	`Enable_SLVIF_MULTIBLKTYPE_ERR_IntSignal` `RW 0x0`	`Enable_SHADOWREG_OR_LLI_INVALID_ERR_IntSignal` `RW 0x0`	`Enable_LLI_WR_SLV_ERR_IntSignal` `RW 0x0`	`Enable_LLI_RD_SLV_ERR_IntSignal` `RW 0x0`	`Enable_LLI_WR_DEC_ERR_IntSignal` `RW 0x0`	`Enable_LLI_RD_DEC_ERR_IntSignal` `RW 0x0`	`Enable_DST_SLV_ERR_IntSignal` `RW 0x0`	`Enable_SRC_SLV_ERR_IntSignal` `RW 0x0`	`Enable_DST_DEC_ERR_IntSignal` `RW 0x0`	`Enable_SRC_DEC_ERR_IntSignal` `RW 0x0`	`Enable_DST_TRANSCOMP_IntSignal` `RW 0x0`	`Enable_SRC_TRANSCOMP_IntSignal` `RW 0x0`	`RSVD_DMAC_CHx_INTSTATUS_ENABLEREG_2` `RO 0x0`	`Enable_DMA_TFR_DONE_IntSignal` `RW 0x0`	`Enable_BLOCK_TFR_DONE_IntSignal` `RW 0x0`
`CH2_INTCLEARREG` `0x152` 64-bit	63	62	61	60	59	58	57	56	55	54	53	52	51	50	49	48
	`RSVD_DMAC_CHx_INTCLEARREG_36to63` `WO 0x0`
	47	46	45	44	43	42	41	40	39	38	37	36	35	34	33	32
	`RSVD_DMAC_CHx_INTCLEARREG_36to63` `WO 0x0`												`Clear_ECC_PROT_UIDMem_UnCorrERR_IntStat` `WO 0x0`	`Clear_ECC_PROT_UIDMem_CorrERR_IntStat` `WO 0x0`	`Clear_ECC_PROT_CHMem_UnCorrERR_IntStat` `WO 0x0`	`Clear_ECC_PROT_CHMem_CorrERR_IntStat` `WO 0x0`
	31	30	29	28	27	26	25	24	23	22	21	20	19	18	17	16
	`Clear_CH_ABORTED_IntStat` `WO 0x0`	`Clear_CH_DISABLED_IntStat` `WO 0x0`	`Clear_CH_SUSPENDED_IntStat` `WO 0x0`	`Clear_CH_SRC_SUSPENDED_IntStat` `WO 0x0`	`Clear_CH_LOCK_CLEARED_IntStat` `WO 0x0`	`RSVD_DMAC_CHx_INTCLEARREG_26` `WO 0x0`	`Clear_SLVIF_WRPARITY_ERR_IntStat` `WO 0x0`	`RSVD_DMAC_CHx_INTCLEARREG_22to24` `WO 0x0`			`Clear_SLVIF_WRONHOLD_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_SHADOWREG_WRON_VALID_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_WRONCHEN_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_RD2RWO_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_WR2RO_ERR_IntStat` `WO 0x0`	`Clear_SLVIF_DEC_ERR_IntStat` `WO 0x0`
	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
	`RSVD_DMAC_CHx_INTCLEARREG_15` `WO 0x0`	`Clear_SLVIF_MULTIBLKTYPE_ERR_IntStat` `WO 0x0`	`Clear_SHADOWREG_OR_LLI_INVALID_ERR_IntStat` `WO 0x0`	`Clear_LLI_WR_SLV_ERR_IntStat` `WO 0x0`	`Clear_LLI_RD_SLV_ERR_IntStat` `WO 0x0`	`Clear_LLI_WR_DEC_ERR_IntStat` `WO 0x0`	`Clear_LLI_RD_DEC_ERR_IntStat` `WO 0x0`	`Clear_DST_SLV_ERR_IntStat` `WO 0x0`	`Clear_SRC_SLV_ERR_IntStat` `WO 0x0`	`Clear_DST_DEC_ERR_IntStat` `WO 0x0`	`Clear_SRC_DEC_ERR_IntStat` `WO 0x0`	`Clear_DST_TRANSCOMP_IntStat` `WO 0x0`	`Clear_SRC_TRANSCOMP_IntStat` `WO 0x0`	`RSVD_DMAC_CHx_INTCLEARREG_2` `WO 0x0`	`Clear_DMA_TFR_DONE_IntStat` `WO 0x0`	`Clear_BLOCK_TFR_DONE_IntStat` `WO 0x0`