Intel FPGA Download Cable II用户指南

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ID 683719
日期 10/28/2016
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文档目录
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1. 设置Intel FPGA Download Cable II 2. Intel FPGA Download Cable II规范 A. 附加信息
1. 设置Intel FPGA Download Cable II x
1.1. 受支持的器件和系统 1.2. 电源要求 1.3. 软件要求和支持 1.4. 安装Intel FPGA Download Cable II进行配置和编程 1.5. 在Windows 7/8系统上安装 Intel FPGA Download Cable II驱动程序 1.6. 在Linux系统上安装Intel FPGA Download Cable II驱动程序 1.7. 在Windows XP系统上安装Intel FPGA Download Cable II驱动程序 1.8. 使用Quartus Prime软件设置Intel FPGA Download Cable II硬件
2. Intel FPGA Download Cable II规范 x
2.1. 电压要求 2.2. 电缆到电路板连接(Cable-to-Board Connection) 2.3. Intel FPGA Download Cable II插头连接 2.4. 10针母插头信号名称和编程模式 2.5. 电路板头连接 2.6. 操作条件 2.7. JTAG时序约束和波形 2.8. 更改TCK频率
A. 附加信息 x
3.1. 文档修订历史 A.2. 认证声明
A.2. 认证声明 x
A.2.1. RoHS Compliance A.2.2. USB 2.0认证 A.2.3. CE EMI一致性提醒
1. 设置Intel FPGA Download Cable II
2. Intel FPGA Download Cable II规范
A. 附加信息

2.7. JTAG时序约束和波形

图 6. JTAG信号的时序波形(从目标器件角度)

要在最大能效下(24 MHz)使用下载电缆，就需要目标器件的满足时序约束，如下表中所示。

时序约束要求您考虑器件规格以及走线传播延迟。如果不遵循建议的约束条件，则可能会遇到24 MHz的时序问题。如果目标设计不能满足这些约束条件，则可以通过减慢TCK频率来降低时序问题的可能性。请参阅“更改TCK频率”部分来了解在较低速度下运行下载电缆的指导说明。

表 7.  目标器件的JTAG时序约束
符号 参数 最小值 最大值 单位
tJCP TCK clock period 41.67 — ns
tJCH TCK clock high time 20.83 — ns
tJCL TCK clock low time 20.83 — ns
tJPCO JTAG port clock to JTAG Header output — 5.46 (2.5 V)

2.66 (1.5 V)

 ns
tJPSU_TDI JTAG port setup time (TDI) — 24.42 ns
tJPSU_TMS JTAG port setup time (TMS) — 26.43 ns
tJPH JTAG port hold time — 17.25 ns

仿真的时序基于一个较慢的时序模型，这是最坏情况场景环境。

关于器件特定的JTAG时序信息，请参考相关的器件数据手册。

图 7. Intel FPGA Download Cable II时序约束

如果不能满足24 MHz，那么必须将频率降到16-6 MHz。以下是TCK最大频率设置为6 MHz的示例代码：

jtagconfig --setparam 1 JtagClock 6M
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