Intel® Stratix® 10 GX FPGA开发套件用户指南

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ID 683674
日期 7/20/2018
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文档目录
文档目录 x
1. 概述 2. 入门 3. 开发板设置 4. 电路板组件 5. 系统电源 6. 电路板测试系统(Board Test System) A. 附加信息 B. 修订历史
1. 概述 x
1.1. 开发板描述 1.2. 建议的操作条件 1.3. 处理电路板
2. 入门 x
2.1. 安装Quartus Prime软件 2.2. 开发板包 2.3. 安装USB-Blaster Driver
2.1. 安装Quartus Prime软件 x
2.1.1. 激活许可
3. 开发板设置 x
3.1. 对开发板供电 3.2. 默认的开关和跳线设置 3.3. 出厂复位(Factory Reset)
4. 电路板组件 x
4.1. 电路板概述 4.2. MAX V CPLD系统控制器 4.3. FPGA配置 4.4. 状态单元 4.5. 用户输入-输出(Input-Output)组件 4.6. 组件和接口 4.7. 时钟电路 4.8. 储存器 4.9. 子卡
4.5. 用户输入-输出(Input-Output)组件 x
4.5.1. 用户定义的按钮 4.5.2. 用户定义的DIP开关 4.5.3. 用户定义的LED
4.6. 组件和接口 x
4.6.1. PCI Express 4.6.2. 10/100/1000 Ethernet PHY 4.6.3. HiLo外部存储器接口 4.6.4. FMC 4.6.5. QSFP 4.6.6. I2C 4.6.7. DisplayPort 4.6.8. SDI视频输入/输出端口
4.7. 时钟电路 x
4.7.1. 板载振荡器 4.7.2. 板外时钟I/O
4.8. 储存器 x
4.8.1. Flash 4.8.2. 使用Quartus Programmer对闪存进行编程
4.9. 子卡 x
4.9.1. 外部存储器接口
4.9.1. 外部存储器接口 x
4.9.1.1. DDR3L 4.9.1.2. DDR4 4.9.1.3. RLDRAM3 4.9.1.4. QDR-IV 4.9.1.5. FMC环回卡
5. 系统电源 x
5.1. 电源指南 5.2. 配电系统 5.3. 功率测量(Power Measurement) 5.4. 热限制和保护
6. 电路板测试系统(Board Test System) x
6.1. 电路板的准备 6.2. 运行Board Test System 6.3. 使用Board Test System
6.3. 使用Board Test System x
6.3.1. 配置菜单(Configure Menu) 6.3.2. System Info选项卡 6.3.3. GPIO选项卡 6.3.4. Flash选项卡 6.3.5. XCVR选项卡 6.3.6. PCIe选项卡 6.3.7. FMC选项卡 6.3.8. DDR3选项卡 6.3.9. DDR4选项卡 6.3.10. 功耗监视器(Power Monitor) 6.3.11. 时钟控制器(Clock Controller)
A. 附加信息 x
A.1. 安全和监管信息 A.2. 合规性与一致性声明
A.1. 安全和监管信息 x
A.1.1. 安全警告 A.1.2. 安全注意事项
B. 修订历史 x
B.1. 用户指南的修订历史
1. 概述
2. 入门
3. 开发板设置
4. 电路板组件
5. 系统电源
6. 电路板测试系统(Board Test System)
A. 附加信息
B. 修订历史

4.6.7. DisplayPort

Intel® Stratix® 10 GX FPGA开发板包括一个Mini-DisplayPort连接器。
表 26.  Mini-DisplayPort图解信号名称和功能
电路板参考 图解信号名称 FPGA管脚编号 I/O标准 说明
J12.4 DP_3p3V_CONFIG1 AN26 1.8V –
J12.6 DP_3p3V_CONFIG2 AP26 1.8V –
J12.2 DP_3p3V_HOT_PLUG AU27 1.8V 热插拔检测
J12.18 DP_AUX_CN AN25 LVDS 辅助通道(负)
J12.16 DP_AUX_CP AP25 LVDS 辅助通道(正)
J12.5 DP_ML_LANE_CN0 AK48 1.4V PCML Lane 0 (negative)
J12.11 DP_ML_LANE_CN1 AL46 1.4V PCML Lane 1 (negative)
J12.17 DP_ML_LANE_CN2 AH48 1.4V PCML Lane 2 (negative)
J12.12 DP_ML_LANE_CN3 AJ46 1.4V PCML Lane 3 (negative)
J12.3 DP_ML_LANE_CP0 AK49 1.4V PCML Lane 0 (positive)
J12.9 DP_ML_LANE_CP1 AL47 1.4V PCML Lane 1 (positive)
J12.15 DP_ML_LANE_CP2 AH49 1.4V PCML Lane 2 (positive)
J12.10 DP_ML_LANE_CP3 AJ47 1.4V PCML Lane 3 (positive)
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