仅对英特尔可见 — GUID: cmo1602280538716
Ixiasoft
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
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1.2. 功能特性
R-Tile Avalon® streaming Intel FPGA IP for PCI Express* 支持如下特性:
- 有一个包含Transaction(事务)、Data Link(数据链路)以及Physical Layer(物理层)实现作为Hard IP的完整协议堆栈。
- 支持Root Port (RP),Endpoint (EP)和TLP Bypass (BP)模式。
表 1. R-Tile原生支持的配置Endpoint(端点) = EP; Root Port(根端口)= RP; TLP Bypass(旁路) = BP 配置 应用程序接口数据宽度(bits) EP/RP/BP Gen5/Gen4/Gen3 x16 1024 EP/RP/BP Gen4/Gen3 x16 512 1 EP/RP/BP Gen5/Gen4/Gen3 x8x8 512 EP/RP/BP Gen4/Gen3 x8x8 256 1 EP/RP/BP Gen5/Gen4/Gen3 x4x4x4x4 256 EP/RP/BP Gen4/Gen3 x4x4x4x4 128 1 EP/RP/BP PIPE Direct 64-bit/Lane N/A 注: 通过链路下行训练支持Gen1/Gen2。注: 选择Gen3或Gen4配置时,R-Tile Avalon® streaming Intel FPGA IP for PCI Express* 继续通告其作为5.0 PCI Express* Base Specification合规器件的能力。 -
表 2. R-Tile支持的拓扑结构 拓扑\ Lane# 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 x16 Port 0 (EP/RP/BP) x8x8 Port 0 (EP/RP/BP) Port 1 (EP/RP/BP) x4x4x4x4 Port 2 (EP/RP/BP) Port 0 (EP/RP/BP) Port 1 (EP/RP/BP) Port 3 (EP/RP/BP) PIPE Direct PIPE Direct 注:Port 2可用于以下OPN:- AGIx027R29AxxxxR2
- AGIx027R29AxxxxR3
- AGIx027R29BxxxxR3
- AGIx023R18AxxxxR0
- AGIx041R29DxxxxR0
- AGIx041R29DxxxxR1
- 支持以下PIPE Direct绑定模式,并在英特尔 Quartus Prime中通过Parameter Editor的PIPE Direct Mode菜单进行选择:
- 1x16
- 2x8
- 4x4
- 8x2
- 16x1
- 2x4 : 1x8
- 4x2 : 1x8
- 8x1 : 1x8
- 1x8 : 2x4
- 4x2 : 2x4
- 8x1 : 2x4
- 1x8 : 4x2
- 2x4 : 4x2
- 8x1 : 4x2
- 1x8 : 8x1
- 2x4 : 8x1
- 4x2 : 8x1
注: 1x16表示所有16个PIPE Direct通道在捆绑模式下运行。16x1表示所有16个通道作为独立通道运行。2x8表示通道捆绑成两个8通道。2x4 : 1x8表示Lower 8个lane中的通道被捆绑成两个4通道,而Upper 8个lane中的通道被捆绑成一个8通道。请参阅PIPE Direct Reset Sequence了解Soft IP Controller未使用Lane 0-8时的复位考量。 - 静态端口分叉(bifurcation)(x8x8, x4x4x4)。
- 支持Precision Time Measurement (PTM) (仅端点)。
注: 仅Ports 0和1支持PTM。
- 支持TLP Bypass模式的Upstream或Downstream配置
- 支持一个x16、两个x8或者4个x4接口。
- 支持最高达到512字节的最大有效负载(MPS)。
- 支持最高达到4096字节(4 KB)的最大读请求(MRRS)。
- 单Virtual Channel (VC)。
- Latency Tolerance Reporting (LTR)。
- Page Request Services (PRS)。
注: 仅Ports 0和1支持PRS。
- MSI和MSI-X。
注: 仅Ports 0和1支持MSI和MSI-X。
- Completion Timeout Ranges(完成超时范围)。
- Atomic Operations (FetchAdd/Swap/CAS)。
- Extended Tag Support(扩展标记支持)。
- 10-bit Tag Support (对于所有组合功能,在任何给定时间,最多768个未完成的标志(x16) / 512个未完成标标志(x8/x4))。
- Separate Refclk with Independent Spread Spectrum Clocking (SRIS).
- Separate Refclk with no Spread Spectrum Clocking (SRNS).
- Common Refclk架构。
- PCI Express* Advanced Error Reporting (仅PF)。
注: R-Tile Avalon® streaming Intel FPGAIP for PCIe中Advanced Error Reporting始终开启。
- ECRC生成和查看(IP未处于TLP Bypass模式时)。
- IP处于TLP Bypass模式时,Application逻辑需要处理ECRC生成并检查。
- 数据总线奇偶校验保护。
- 支持D0和D3器件电源管理状态。
- Receiver(接收端)的Lane Margining。
- 检测是否存在Retimer
- 用户数据包接口,具有单独的头(header)、数据和前缀。
- 用户数据包接口采用分割总线(split-bus)架构,其中头(header),数据和前缀总线各由4个段组成(仅x16模式)。
- 最多达到768个未完成的Non-Posted请求(仅x16核)。
- 最多达到512个未完成Non-Posted请求(x8和x4核)。
- 使能8-bit标记或10-bit标志时,支持未完成Non-Posted请求的摘要:
表 3. 支持的未完成Non-Posted请求 端口 有效核 8-bit标记 10-bit标记 0 x16 256 768 (*) 1 x8 256 512 2和3 x4 256 512 注: (*):使用标记256至1023。 - Completion返回包超时接口。
- PCIe Hard IP可以选择性跟踪外发non-posted数据包,以向应用程序报告完成超时信息。
- 不可更改英特尔 Quartus Prime工程中对R-Tile Avalon® streaming Intel FPGAIP for PCI Express* 的管脚分配。但是该IP默认支持每端口(x16, x8, x4_0, x4_1)的lane位置翻转(lane reversal)和PCB上的信号极性翻转(polarity inversion)。
- 支持Autonomous Hard IP模式。
- 该模式允许PCIe Hard IP在FPGA配置并进入User模式完成之前就与Host通信。
注: 除非使用Readiness Notifications机制,否则Root Complex或系统软件必须允许器件的Conventional Reset后至少有1秒钟,这样才能确定未能针对有效Configuration Request回送Successful Completion状态的器件是损坏的器件。此周期与Link训练完成的速度快慢无关。
- 该模式允许PCIe Hard IP在FPGA配置并进入User模式完成之前就与Host通信。
- 支持CvP Init和CvP更新。
注: 对于Gen3、Gen4和Gen5 x16变体,Port 0 (对应lanes 0 - 15)支持CvP功能。对于Gen3、Gen4和 Gen5 x8变体,仅Port 0 (对应lanes 0 - 7)支持CvP功能。Port 1 (对应lanes 8 - 15)不支持CvP。
- 仅最近发布的英特尔 Quartus Prime支持VCS*、VCS* MX、Siemens EDA QuestaSim*和Xcelium*仿真器。
注:Xcelium*模拟器支持仅在以下OPN中可用:
- AGIx027R29AxxxxR2
- AGIx027R29AxxxxR3
- AGIx027R29BxxxxR3
- AGIx023R18AxxxxR0
- AGIx041R29DxxxxR0
- AGIx041R29DxxxxR1
关于OPN解码的更多详细信息,请参阅 英特尔Agilex® 7 FPGA和SoC器件概述中的可用选项部分。
- R-Tile PHY层不支持发送Beacon信号。
注: 本用户指南中,可能使用术语Avalon-ST作为 Avalon® 流接口或IP的缩略词。
1 这些配置仅可用于以下OPN: AGIx027R29AxxxxR2, AGIx027R29AxxxxR3, AGIx027R29BxxxxR3, AGIx023R18AxxxxR0, AGIx041R29DxxxxR0, AGIx041R29DxxxxR1。关于介绍OPN编码的更多详细信息,请参阅 英特尔Agilex® 7 FPGA和SoC器件概述的可用选项部分