仅对英特尔可见 — GUID: ywi1612827024059
Ixiasoft
1. 有关用于PCI Express的 英特尔® FPGA R-tile Avalon® Streaming IP
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 故障排查/调试
7. 用于 PCI Express* 的 英特尔® FPGA R-tile Avalon® Streaming IP用户指南存档
8. 用于PCI Express的英特尔FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
E. R-Tile Avalon Streaming Intel FPGAIP for PCI Express支持的掩膜裕量
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length寄存器(地址0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器 (Address: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(地址:0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.3.1. Avalon® Streaming接口
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
4.3.3. 中断接口
4.3.4. 硬IP重配置接口
4.3.5. 错误(Error)接口
4.3.6. Completion Timeout接口
4.3.7. 配置拦截接口
4.3.8. 电源管理接口(Power Management Interface)
4.3.9. Hard IP状态接口
4.3.10. Page Request Services (PRS)接口(仅Endpoint)
4.3.11. Function-Level Reset (FLR)接口(仅Endpoint)
4.3.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.3.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Measurement (PTM)
仅对英特尔可见 — GUID: ywi1612827024059
Ixiasoft
4.3.2. 精确时间测量(PTM)接口(仅Endpoint)
PTM Interface Signals显示IP和FPGA Application逻辑之间的PTM接口信号。
使用R-Tile Avalon® streaming Intel FPGA IP for PCIe实现PTM功能时必须考虑以下因素:
- 仅Configuration Mode 0 (1x16)或Configuration Mode 1 (2x8)下支持PTM。
- 通用时钟方案中的PTM精度为 +/-50 ns。
- 单独时钟方案中的PTM精度为 +/-100 ns。
信号名称 | 方向 | 描述 | EP/RP/BP | 时钟 |
---|---|---|---|---|
pX_ptm_context_valid_o | 输出 | 该信号置位后,指示ptm_time总线上的值有效。Hardware will deassert this bit whenever a 一旦需要PTM对话并且进入更新处理中,则硬件将解除对该位的置位。 | EP | coreclkout_hip |
pX_clk_updated_o | 输出 | 这个时钟脉冲表示PTM对话已完成,并且该操作的结果已在ptm_time总线上驱动。 | EP | coreclkout_hip |
pX_ptm_local_clock_o[63:0] | 输出 | 该总线包含PCIe规范中指示的t1' 处计算出的主时间,以及进行该计算并将值驱动到requester(事务发起端)的任何延迟。 | EP | coreclkout_hip |
pX_ptm_manual_update_i | 输入 | 当用户应用程序需要请求一次PTM握手以获得最近一次的快照时,将该信号置位为高电平一个coreclkout_hip时钟。 | EP | coreclkout_hip |
有关更多详细信息,请参阅 PCI Express* Base Specification Revision 5.0 Version 1.0中Section 6.22 Precision Time Measurement (PTM) Mechanism(第6.22节的精确时间测量(PTM)机制)