英特尔® Agilex™ 7 FPGA和SoC器件概述

ID 683458
日期 1/10/2023
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10.2. 硬核储存控制器的特性

表 27.  硬核储存控制器的特性
特性 描述
协议
  • LPDDR5—两个动态频率缩放(DFS)频率
  • DDR4和DDR5—最多两个芯片选择和最多两个3D堆栈
接口
  • 对接控制器的完全流水线式命令、读和写数据接口
  • 包括AIX排序规则的 Arm* AMBA* 4 AXI合规性:
    • 四个优先服务质量(QoS)级别
    • 可编程的地址映射
    • 专属监控器
调度(scheduling)
  • 对单个SDRAM突发进行软件可配置的优先级调度
  • 用于实现高存储器吞吐量的高级bank前瞻(look-ahead)功能
  • 可配置成以下其中一个布局顺序:
    • 写操作的无序布局
    • 从同一端口进行写操作的有序布局
    • 从同一AXI主接口进行写操作的有序布局
  • 可配置读和写的有序调度
  • 支持读或写分组
时序(timing) 对所有 JEDEC* 特定的时序参数的完全可编程的时序参数支持
刷新(refresh)
  • 所有bank的刷新或者每个bank的刷新 (如果被存储器支持)
  • DDR5的刷新管理
ECC
  • 纠错码(ECC)支持,包括计算、纠错、回写校正和错误计数器
  • 硬化的ECC支持,包括各种ECC类型(可编程的单个位和双位错误报告与自动纠正)的配置:
    • 在线ECC、带外ECC、链路ECC、端到端(用户)ECC或者无ECC
    • 支持标准单个位错误纠正和双位错误检测
    • 支持每64位数据8位ECC的架构ECC的ECC直通
    • 支持擦拭(scrubbing)
电源状态 低功耗DRAM状态包括DRAM的主动断电,预充电断电和自刷新断电状态:
  • 受寄存器控制;或者
  • 基于空闲次数
训练(training) 初始和定期的ZQ校准(LPDDR4, LPDDR5, DDR5)
验证
  • 性能监控统计
  • 通过寄存器控制对DDR存储器进行存储器测试