收发器管脚

Intel® Cyclone® 10 GX器件系列管脚连接指南

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ID 683417

日期 11/06/2017

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收发器管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查您的管脚连接性。根据器件密度、封装、I/O约束、电压分配和本文档或器件手册未详细说明的其它因素，这些规则因不同的器件会有所不同。

表 9. 收发器管脚
管脚名称	管脚功能	管脚说明	连接指南
`VCCR_GXB[L1] [C,D]`	电源	模拟电源、接收器、专用于器件左侧(L)的每个收发器bank。	将`VCCR_GXB`管脚连接到0.95V或者1.03V低噪声开关稳压器。通过适当的隔离过滤器，当这些电压处于相同电平时，`VCCR_GXB`可以与`VCCP`和`VCC`电源共享。所有收发器bank中的全部`VCCR_GXB`必须上电用于器件的正常操作。 `VCCR_GXB`和`VCCT_GXB`必须以相同的电压电平供电。请参考注释2、3、4、7和10。
`VCCT_GXB[L1] [C,D]`	电源	模拟电源、发送器、专用于器件左侧(L)的每个收发器bank。	将`VCCT_GXB`管脚连接到0.95V或者1.03V低噪声开关稳压器。通过适当的隔离过滤器，当这些电压处于相同电平时，`VCCT_GXB`可以与`VCCP`和`VCC`电源共享。如果所有的收发器、fPLL和IOPLL都没有使用，那么`VCCT_GXB`电源轨可被连接到`GND`以节省功耗，不管它们是内部或是外部bank。 `VCCR_GXB`和`VCCT_GXB`必须以相同的电压电平供电。请参考注释2、3、4、7和10。
`VCCH_GXB[L]`	电源	模拟电源、模块级发送器缓冲、专用于器件左侧(L)。	将`VCCH_GXB`管脚连接到1.8V低噪声开关稳压器。通过适当的隔离过滤器，可以从与`VCCPT`相同的稳压器中获取`VCCH_GXB`。所有收发器bank中的全部`VCCH_GXB`必须上电用于器件的正常操作。器件同一侧的`VCCH_GXB`管脚必须具有相同的电压。对`VCCH_GXB`管脚附近的`VCCH_GXB`电源轨提供了2.2nF的最小去耦。请参考注释2、3、4、7和10。
`GXB[L1][C,D]_RX_[0:5]p` , `GXB[L][1][C,D]_REFCLK_CH[0:5]p`	输入	高速正向差分接收器通道。专用于器件左侧(L)的每个收发器bank。	使用时，这些管脚可以是AC耦合或DC耦合。将所有未使用的`GXB_RXp`管脚直接连接到`GND`、`VCCR_GXB`或`VCCT_GXB`管脚。
`GXB[L1][C,D]_RX_[0:5]n` , `GXB[L][1][C,D]_REFCLK_CH[0:5]n`	输入	高速负向差分接收器通道。专用于器件左侧(L)的每个收发器bank。	使用时，这些管脚可以是AC耦合或DC耦合。将所有未使用的`GXB_RXn`管脚直接连接到`GND`。
`GXB[L1][C,D]_TX_CH[0:5]p`	输出	高速正向差分发送器通道。专用于器件左侧(L)的每个收发器bank。	悬空所有未使用的`GXB_TXp`管脚。
`GXB[L1][C,D]_TX_CH[0:5]n`	输出	高速负向差分发送器通道。专用于器件左侧(L)的每个收发器bank。	悬空所有未使用的`GXB_TXn`管脚。
`REFCLK_GXB[L1][C,D]_CH[B,T]p`	输入	高速差分参考时钟正向接收器通道，专用于器件左侧(L)的每个收发器bank。即使收发器通道不能用，`REFCLK_GXB`也可以作为专用的时钟输入管脚与fPLL一起用于内核时钟生成。	如果所选的REFCLK I/O标准不是HCSL，那么这些管脚必须是AC耦合的。在PCI Express配置中，如果所选的REFCLK I/O标准是HCSL，那么`REFCLK`支持DC耦合。单独将所有未使用的管脚连接到`GND`或者通过一个10-kΩ电阻将所有未使用的管脚一起连接到`GND`。确保从管脚到电阻的走线尽可能短。请参考注释9。
`REFCLK_GXB[L1][C,D]_CH[B,T]n`	输入	高速差分参考时钟补充，补充接收器通道，专用于器件左侧(L)的每个收发器bank。即使收发器通道不能用，`REFCLK_GXB`也可以作为专用的时钟输入管脚与fPLL一起用于内核时钟生成。	如果所选的REFCLK I/O标准不是HCSL，那么这些管脚必须是AC耦合的。在PCI Express配置中，如果所选的REFCLK I/O标准是HCSL，那么`REFCLK`支持DC耦合。单独将所有未使用的管脚连接到`GND`或者通过一个10-kΩ电阻将所有未使用的管脚一起连接到`GND`。确保从管脚到电阻的走线尽可能短。请参考注释9。
`CLKUSR`	I/O	该管脚作为收发器校准的时钟使用，并且在使用收发器是强制要求的。该管脚可以选择用于EMIF HMC标准，也可以是配置时钟输入，用于同步多个器件的初始化。这是用户提供的时钟，输入频率必须是100 MHz到125 MHz的范围。该管脚仅在没有使用收发器、EMIF HMC以及没有将其作为用户提供的配置时钟使用时，才能作为GPIO管脚使用。	如果将`CLKUSR`管脚用于配置和收发器校准，那么在器件配置开始以及器件进入用户模式时，必须提供一个外部自由运行且稳定的时钟给`CLKUSR`管脚。如果器件在上电时没有出现这个时钟，那么收发器校准将会延迟直到该时钟出现。这可能会影响协议的合规性。您需要确保对`CLKUSR`管脚提供适用于配置模式和收发器校准的通用时钟频率。
			如果没有将`CLKUSR`管脚用于配置，而是将`CLKUSR`管脚用于收发器校准，那么在器件配置开始以及器件进入用户模式时，必须提供一个外部自由运行且稳定的时钟给`CLKUSR`管脚。如果器件在上电时没有出现这个时钟，那么收发器校准将会延迟直到该时钟出现。这可能会影响协议的合规性。
			如果使用`CLKUSR`管脚进行配置，而不是使用`CLKUSR`管脚进行收发器校准，则必须使用用户提供的时钟输入。更多信息，请参阅 Intel® Cyclone® 10 GX GX器件的配置、设计安全和远程系统更新章节。
			如果在下面的情况下没有使用`CLKUSR`管脚，则将`CLKUSR`管脚连接到`GND`：配置时钟输入收发器校准时钟一个I/O管脚
`RREF_[T,B][L]`	输入	fPLL、IOPLL和收发器的参考电阻，专用于器件顶端(T)、底部(B)和左侧(L)。	如果使用了任何`REFCLK`管脚、器件一侧的收发器通道或IOPLL，则必须通过其自身单独的2kΩ电阻，将器件该侧的每个`RREF`管脚连接到`GND`。否则，可以将该器件侧上的每个`RREF`管脚直接连接到`GND`。在PCB布局中，需要布线从该管脚到电阻的走线，以避免任何干扰信号。