文章 ID: 000080795 内容类型: 故障排除 上次审核日期: 2018 年 05 月 04 日

为什么不能在 EMIF/PHY Lite/LVDS 接口的 I/O 组附近放置英特尔® Stratix® 10 个 FPGA 分区、导出并在另一个项目中重复使用它们?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    由于英特尔® Quartus® Prime 专业版软件 18.0 或更早版本存在一个问题,在一个项目(或开发人员项目)中将分区放置在与 EMIF/PHY Lite/LVDS 接口相邻的行时钟区域中,并通过QDB_FILE_PARTITION赋值在另一个项目(或消费者项目)中重复使用, 您将看到以下内部错误:

    内部错误:子系统:LAB,文件:/quartus/legality/lab/lab_nd_config_creator_module.cpp,行:1006

    • 图中的绿色框定义时钟扇区。1
    • 行时钟区域是扇区范围的半时钟,高 1 个 LAB 行,由图中的红色虚线框表示。1
      • 在使用者项目中,如果重用分区在此区域中有一个位置,您可能会看到上述内部错误。

    解决方法

    要变通解决此问题,请在开发人员项目中 使用 逻辑锁区域 ,以避免将分区放置在与 EMIF/PHY Lite/LVDS 接口相邻的行时钟区域中。

    • 在开发人员项目中, 使用 逻辑锁区域约束 将要导出的分区的放置限制为远离 EMIF/PHY Lite/LVDS 接口或 I/O 组的半时钟扇区(限制在突出显示的黄色区域之外)。在最后阶段编译并导出分区。
    • 在使用者项目中,导出的分区在重复使用时将保留开发人员项目中定义的放置位置。

    此问题计划在 英特尔® Quartus® Prime 专业版软件的未来版本中修复。

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