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2.5. 编译和测试设计
JESD204C Intel® FPGA IP参数编辑器允许在目标开发套件上运行设计实例。
执行如下步骤编译设计并编程开发板：
- 启动 Intel® Quartus® Prime软件并编译设计(Processing > Start Compilation)。
设计实例编译期间，自动加载设计实例的时序约束和管脚分配，以及设计组件。
- 要将开发板连接到主机，可通过USB电缆连接板上 Intel® FPGA Download Cable II组件，或者使用外部 Intel® FPGA Download Cable II模块连接外部JTAG连接器。
- 启动开发板中的Clock Control应用程序，并根据所选数据率设置时钟。
注： 请参阅 Intel® Stratix® 10 TX收发器信号完整性开发套件用户指南文档了解使用Clock Control应用程序的更多信息。
表 8. 时钟设置 时钟名称 时钟频率 refclk_xcvr 在IP参数编辑器中选择收发器PLL参考时钟的频率。 refclk_core 在IP参数编辑器中选择内核PLL参考时钟的频率。 mgmt_clk 100 MHz 图 5. Intel® Stratix® 10 TX信号完整性开发套件（Revision A或Revision B）时钟控制GUI设置用于非绑定模式设计该实例显示非绑定配置设计实例的时钟控制GUI设置。该设计实例在使用 Intel® Stratix® 10 TX Transceiver Signal Integrity Development Kit的E-tile器件上以24.333 Gbps运行（适用于Revision A和Revision B）。图 6. Intel® Stratix® 10 TX信号完整性开发套件 (Revision B) 时钟控制GUI设置用于绑定模式设计该实例显示绑定配置设计实例的时钟控制GUI设置。该设计实例在使用 Intel® Stratix® 10 TX Transceiver Signal Integrity Development Kit的E-tile器件上以24.333 Gbps运行（适用于Revision A和Revision B）。 - 如果您正在为针对 Intel® Stratix® 10 TX Signal Integrity Development Kit (E-tile)的设计执行外部环回测试，请根据电路板版本和通道绑定模式连接相应的环回模块：
- 对于工程样本（ES）版（Revision A）和非绑定的配置，请将QSFP-DD 环回模块连接到QSFP-DD 1x2连接器。请参阅电路板连接了解有关将模块连接QSFP-DD 1x2连接器的信息。
- 对于生产版（Revision B）和非绑定通道配置，请将FMC+环回模块连接到FMC+连接器。
- 对于生产版（Revision B）和绑定通道配置，请将QSFP-DD环回模块连接到QSFP-DD 1x2连接器。
- 通过使用 Intel® Quartus® Prime Programmer生成的编程文件（.sof file）配置开发板上的FPGA。
使用Tcl脚本运行硬件测试，请参阅针对系统控制台控制设计实例的硬件测试部分。