| 工艺 |
- TSMC的20-nm SoC工艺技术
- 支持比0.9 V标准VCC核心电压更低的0.83 V VCC电压上的操作
|
| 封装 |
- 1.0 mm球间距FINELINE BGA封装
- 0.8 mm球间距Ultra FINELINE BGA封装
- 具有相同封装空间布局的多个器件，以实现不同密度的FPGA之间的无缝移植
- 具有兼容封装空间布局，支持移植到下一代高端Stratix® 10器件
- RoHS，含铅1和无铅(Pb-free)选项
|
| 高性能FPGA架构 |
- 带四个寄存器的增强8输入ALM
- 改进的多轨布线体系结构，以减少拥堵，缩短编译时间
- 层次化核心时钟体系结构
- 精细粒度的部分重配置
|
| 内部存储器模块 |
- M20K—带硬核纠错码（ECC）的20-kb存储器模块
- 存储器逻辑阵列模块（MLAB）—640-bit存储器
|
| 嵌入式硬核IP模块 |
精度可调DSP |
- 对18 x 19到54 x 54的信号处理精度等级的原生(native)支持
- 对27 x 27乘法器模式的原生(native)支持
- 64-bit累加器和级联，用于脉动有限脉冲响应（FIR）
- 内部系数存储器组
- 预加器/减法器，用于提高效率
- 额外的流水线寄存器，以提高性能并降低功耗
- 支持浮点运算：
- 执行乘法，加法，减法，乘加，乘减和复合乘法运算。
- 支持具有累加功能的乘法，级联求和，级联减法。
- 动态累加器复位控制。
- 支持直接矢量点和复合乘法链乘法浮点DSP模块。
|
| 存储控制器 |
DDR4，DDR3和DDR3L |
| PCI Express* |
具有完整的协议栈，端点和根端口的PCI Express (PCIe*) Gen3 (x1, x2, x4, or x8)，Gen2 (x1, x2, x4, or x8)和Gen1 (x1, x2, x4, or x8) hard IP |
| 收发器I/O |
- 10GBASE-KR/40GBASE-KR4向前纠错（FEC）
- PCS硬核IP，支持：
- 10-Gbps Ethernet (10GbE)
- PCIe PIPE接口
- Interlaken
- Gbps Ethernet （GbE）
- 具有确定性延时支持的通用公共无线接口（CPRI）
- 支持快速锁定时间的千兆比特容量无源光网络（GPON）
- 13.5G JESD204b
- 8B/10B，64B/66B，64B/67B编码器和解码器
- 对专有协议的定制模式支持
|
| 核心时钟网络 |
- 高达800 MHz的架构时钟，这取决于不同的应用：
- 基于2,666 Mbps DDR4接口的667 MHz外部存储器接口时钟
- 基于1,600 Mbps LVDS接口的800 MHz LVDS接口时钟
- 全局，区域和外围时钟网络
- 通过关断（gate）未使用的时钟网络可以降低动态功耗
|
| 锁相环（PLL） |
- 高分辨率小数综合PLL：
- 精度时钟综合，时钟延迟补偿和零延迟缓存（ZDB）
- 支持整数模式和小数模式
- 带第三级三角积分调制 （third-order delta-sigma modulation） 的小数模式支持
- 整数PLL：
|
| FPGA通用 I/O （GPIO） |
- 1.6 Gbps LVDS—每对都能配置成接收器或者发送器
- 片上匹配（OCT）
- 1.2 V到3.0 V单端LVTTL/LVCMOS接口
|
| 外部存储器接口 |
- 硬核存储控制器— DDR4，DDR3和DDR3L支持
- DDR4—速度高达1,333 MHz/2,666 Mbps
- DDR3—速度高达1,067 MHz/2,133 Mbps
- 软核存储控制器—提供对RLDRAM 3的支持 2，QDR IV2和QDR II+
|
| 低功耗串行收发器 |
- 连续的操作范围：
- Arria® 10 GX—1 Gbps到17.4 Gbps
- Arria® 10 GT—1 Gbps到25.8 Gbps
- 背板(backplane)支持：
- Arria® 10 GX—高达16.0 Gbps
- Arria® 10 GT—高达17.4 Gbps
- 通过过采样扩展范围降到125 Mbps
- 具有用户可配置的小数综合功能的ATX发送PLL
- 对XFP，SFP+，QSFP和CFP光模块的电子色散补偿（EDC）支持
- 自适应线性和判决反馈均衡
- 发送器预加重和去加重
- 单个收发器通道的动态部分重配置
- 片上仪器（EyeQ非侵入式数据眼监测）
|
| HPS (仅 Arria® 10 SX器件) |
处理器和系统 |
- 双核ARM Cortex-A9 MPCore处理器—1.2 GHz CPU，可超频到1.5 GHz
- 256 KB片上RAM和64 KB片上ROM
- 系统外设—通用定时器，看门狗定时器，直接存储器存取（DMA）控制器，FPGA配置管理器，时钟和复位管理器
- 安全特性—防篡改，安全启动，高级加密标准（AES）和认证（SHA）
- ARM CoreSight* JTAG调试访问端口，跟踪端口和片上跟踪存储
|
| 外部接口 |
- 硬核存储器接口—硬核存储控制器 (2,666 Mbps DDR4和2,166 Mbps DDR3)，四串行外设接口 (QSPI)闪存控制器，NAND闪存控制器， 直接存储器访问(DMA)控制器，安全数字/多媒体卡 (SD/MMC)控制器
- 通讯接口—10/100/1000以太网媒体访问控制（MAC），USB On-The-GO （OTG）控制器，I2C控制器，UART 16550，串行外设接口（SPI）和高达62个HPS GPIO接口（48个直接共享I/O）
|
| 与内核互联 |
- 支持同时读写的高性能ARM AMBA* AXI总线桥接
- HPS–FPGA桥接—包括FPGA-to-HPS，HPS-to-FPGA和轻量级HPS-to-FPGA桥接，使FPGA架构能够发出传输到HPS中的从器件，反之亦然
- 配置桥接，使HPS配置管理器能够通过专用32-bit配置端口配置核心逻辑
- FPGA-to-HPS SDRAM控制器桥接—对HPS SDRAM控制器的多端口前端（MPFE）提供配置接口
|
| 配置 |
- 防篡改保护—全面的保护设计，保护您宝贵的IP投资
- 带认证的增强256-bit高级加密标准（AES）设计安全
- 使用PCIe* Gen1，Gen2或Gen3的通过协议配置(CvP)
- 收发器和PLL的动态重配置
- 核心结构的精细粒度部分重配置
- 主动串行X4接口
|
| 功耗管理 |
- SmartVID
- 低静态功耗器件选项
- 可编程功耗技术
- Quartus® Prime集成的PowerPlay功耗分析
|
| 软件和工具 |
- Quartus® Prime设计套件
- 收发器工具包
- Qsys系统集成工具
- DSP Builder for Intel FPGAs
- OpenCL™支持
- Intel® SoC FPGA Embedded Design Suite (EDS)
|