仅对英特尔可见 — GUID: cdr1486506983861
Ixiasoft
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2.4.5. 标准PCS参数
此部分对定制标准PCS时要指定的参数进行了描述。
关于配置这些协议的Standard PCS的具体信息,请参考此用户指南中描述这些协议支持的相关章节。
参数 | 范围 | 说明 |
---|---|---|
Standard PCS/PMA interface width | 8, 10, 16, 20 |
指定Standard PCS与收发器PMA之间的数据接口宽度。 |
FPGA fabric/Standard TX PCS interface width | 8, 10, 16, 20, 32, 40 | 显示FPGA架构到TX PCS接口宽度。此值由Standard TX PCS数据通路中的单独模块的当前配置决定。 |
FPGA fabric/Standard RX PCS interface width | 8, 10, 16, 20, 32, 40 | 显示FPGA架构到RX PCS接口宽度。此值由Standard RX PCS数据通路中的单独模块的当前配置决定。 |
Enable Standard PCS low latency mode | On / Off | 使能Standard PCS的低延迟路径。Standard PCS中的某些功能模块被旁路以提供最低延迟。在使用为Transceiver configuration rules而指定的Basic/Custom w/Rate Match (Standard PCS)时不能开启此参数。 |
参数 | 范围 | 说明 |
---|---|---|
TX FIFO mode | low_latency register_fifo fast_register |
指定Standard PCS TX FIFO模式。可使用以下模式:
|
RX FIFO mode | low_latency register_fifo |
可使用以下模式:
|
Enable tx_std_pcfifo_full port | On / Off | 使能tx_std_pcfifo_full端口。当标准TX相位补偿FIFO变满时此信号发出指示。此信号同步于tx_coreclkin。 |
Enable tx_std_pcfifo_empty port | On / Off | 使能tx_std_pcfifo_empty端口。当标准TX相位补偿FIFO变空时此信号发出指示。此信号同步于tx_coreclkin。 |
Enable rx_std_pcfifo_full port | On / Off | 使能rx_std_pcfifo_full端口。当标准RX相位补偿FIFO变满时此信号发出指示。此信号同步于tx_coreclkin。 |
Enable rx_std_pcfifo_empty port | On / Off | 使能rx_std_pcfifo_empty端口。当标准RX相位补偿FIFO变空时此信号发出指示。此信号同步于rx_coreclkin。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX byte serializer | Disabled Serialize x2 Serialize x4 |
指定Standard PCS的TX字节串化器模式。此收发器体系结构支持Standard PCS运行在双倍或四倍的PMA串化器数据宽度上。此字节串化器支持PCS运行在较低的内部时钟频率上,以适应更大范围的FPGA接口宽度。Serialize x4仅适用于PCIe协议实现。 |
Enable RX byte deserializer | Disabled Deserialize x2 Deserialize x4 |
指定Standard PCS的RX字节解串器模式。此收发器体系结构支持Standard PCS运行在双倍或四倍的PMA解串器数据宽度上。此字节解串器支持PCS运行在较低的内部时钟频率上,以适应更大范围的FPGA接口宽度。Deserialize x4仅适用于PCIe协议实现。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX 8B/10B encoder | On / Off | 开启此选项时,Standard PCS使能TX 8B/10B编码器。 |
Enable TX 8B/10B disparity control | On / Off | 开启此选项时,Standard PCS包括8B/10B编码器的差异控制。使用tx_forcedisp控制信号可以强制8B/10B编码器的差异。 |
Enable RX 8B/10B decoder | On / Off | 开启此选项时,Standard PCS包括8B/10B解码器。 |
参数 | 范围 | 说明 |
---|---|---|
RX rate match FIFO mode | Disabled Basic 10-bit PMA width Basic 20-bit PMA widthGbE PIPE PIPE 0 ppm |
指定Standard PCS中RX速率匹配FIFO的操作。 |
RX rate match insert/delete -ve pattern (hex) | User-specified 20 bit pattern | 指定RX速率匹配FIFO的-ve (负)差异值(十六进制的字符串值)。 |
RX rate match insert/delete +ve pattern (hex) | User-specified 20 bit pattern | 指定RX速率匹配FIFO的+ve (正)差异值(十六进制的字符串值)。 |
Enable rx_std_rmfifo_full port | On / Off | 使能可选的rx_std_rmfifo_full端口。 |
Enable rx_std_rmfifo_empty port | On / Off | 使能rx_std_rmfifo_empty端口。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX bitslip | On / Off | 开启此选项时,PCS包括bitslip功能。此功能可以滑掉输出TX数据中由tx_std_bitslipboundarysel控制信号指定的比特数量。 |
Enable tx_std_bitslipboundarysel port | On / Off | 使能tx_std_bitslipboundarysel控制信号。 |
RX word aligner mode | bitslip manual (PLD controlled) synchronous state machine deterministic latency |
指定Standard PCS的RX字对齐器模式。字对齐宽度取决于PCS和PMA宽度以及8B/10B是否使能。 请参考"Word Aligner"获得详细信息。 |
RX word aligner pattern length | 7, 8, 10, 16, 20, 32, 40 |
指定字对齐器用于对齐的码型长度。 请参考"Word Aligner"中的"RX Word Aligner Pattern Length"表。此表显示了所有可用字对齐器模式下的"Rx Word Aligner Pattern Length"的可能值。 |
RX word aligner pattern (hex) | User-specified | 指定十六进制的字对齐码型。 |
Number of word alignment patterns to achieve sync | 0-255 | 指定在字对齐器实现同步锁定前必须接收到的有效字对齐码型的数量。默认值是3。 |
Number of invalid words to lose sync | 0-63 | 指定在字对齐器失去同步前必须接收到的有效数据代码或差异错的数量。默认值是3。 |
Number of valid data words to decrement error count | 0-255 | 指定用于递减错误计数器而必须接收到的有效数据代码的数量。如果字对齐器接收到足够的有效数据代码将错误计数器递减为0,那么字对齐返回到同步锁定。 |
Enable fast sync status reporting for deterministic Latency SM | On / Off | 使能时,rx_syncstatus在解串器完成移位以达到字对齐之后立即置高。未使能时,rx_syncstatus将在周期移位操作(cycle slip operation)完成并且PCS检测到字对齐码型后(例如,rx_patterndetect置位)置位。仅当所选择的协议是CPRI (Auto)时,才可使用此参数。 |
Enable rx_std_wa_patternalign port | On / Off | 使能rx_std_wa_patternalign端口。当在手动模式下配置字对齐器和此信号使能时,字对齐器对齐到下一个输入字对齐码型。 |
Enable rx_std_wa_a1a2size port | On / Off | 使能可选的rx_std_wa_a1a2size控制输入端口。 |
Enable rx_std_bitslipboundarysel port | On / Off | 使能可选的rx_std_bitslipboundarysel状态输出端口。 |
Enable rx_bitslip port | On / Off | 使能rx_bitslip端口。此端口被Standard PCS与Enhanced PCS共享。 |
参数 | 范围 | 说明 |
---|---|---|
Enable TX bit reversal | On / Off | 开启此选项时,8B/10B编码器在发送TX并行数据到PMA进行串化之前先将其倒转。发送的TX数据比特顺序被倒转。正常顺序是从LSB到MSB。倒转顺序是从MSB到LSB。在电路操作期间,此设置可通过动态重配置进行更改。 |
Enable TX byte reversal | On / Off | 开启此选项时,8B/10B编码器在发送数据前先将数据的字节顺序倒转。此功能使您能够倒转那些被错误交换的字节顺序。当PCS/PMA接口宽度是16或者20比特时,PCS能够交换8-bit以及10-bit字的顺序。在某些收发器配置规则下,此选项不可用。 |
Enable TX polarity inversion | On / Off | 开启此选项时,tx_std_polinv端口控制TX并行数据到PMA的极性反转。当开启此参数时,也需要开启Enable tx_polinv port。 |
Enable tx_polinv port | On / Off | 开启此选项时,使能tx_polinv输入控制端口。如果在电路板布局过程中错误地交换了一个串行差分链路的正负信号,那么使用此控制端口可以交换此串行差分链路的正负信号。 |
Enable RX bit reversal | On / Off | 开启此选项时,字对齐器倒转RX并行数据。接收的RX数据比特顺序被倒转。正常顺序是从LSB到MSB。倒转顺序是从MSB到LSB。此设置可通过动态重配置进行更改。 使能Enable RX bit reversal时,也必须使能Enable rx_std_bitrev_ena port 。 |
Enable rx_std_bitrev_ena port | On / Off | 开启此选项并置位rx_std_bitrev_ena控制端口时,RX数据顺序会被倒转。正常顺序是从LSB到MSB。倒转顺序是从MSB到LSB。 |
Enable RX byte reversal | On / Off | 开启此选项时,字对齐器在将数据存储到RX FIFO之前先将数据的字节顺序倒转。此功能使您能够倒转那些被错误交换的字节顺序。当PCS/PMA接口宽度为16比特或者20比特时,PCS能够交换8-bit以及20-bit字的顺序。在某些收发器配置规则下,此选项不可用。 当使能Enable RX byte reversal时,也必须使能Enable rx_std_byterev_ena port。 |
Enable rx_std_byterev_ena port | On / Off | 开启此选项并置位rx_std_byterev_ena输入控制端口时,从PMA接收的单独8-bit或10-bit字的顺序会被交换。 |
Enable RX polarity inversion | On / Off | 开启此选项时,rx_std_polinv端口将反转RX并行数据的极性。当开启此参数时,也需要使能Enable rx_polinv port。 |
Enable rx_polinv port | On / Off | 开启此选项时,使能rx_polinv输入。如果在电路板布局过程中错误地交换了一个串行差分链路的正负信号,那么使用此控制端口可以交换此串行差分链路的正负信号。 |
Enable rx_std_signaldetect port | On / Off | 开启此选项时,使能可选的rx_std_signaldetect输出端口。PCI Express协议要求此信号。如果使能,那么信号阈值检测电路会检测出现在RX输入缓存上的信号电平是否高于您指定的信号检测阈值电压。使用Quartus Prime Assignment Editor或者通过修改Quartus Settings File (.qsf)可以指定信号检测阈值。 |
参数 | 范围 | 说明 |
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Enable PCIe dynamic datarate switch ports | On / Off | 开启此选项时,使能pipe_rate、pipe_sw和pipe_sw_done端口。这些端口应该连接到多通道PCIe Gen2配置的PLL IP core实例。pipe_sw和pipe_sw_done端口仅用于多通道绑定配置。 |
Enable PCIe pipe_hclk_in and pipe_hclk_out ports | On / Off | 开启此选项时,使能pipe_hclk_in和pipe_hclk_out。这些端口必须连接到PLL IP core实例,以用于PCI Express配置。 |
Enable PCIe electrical idle control and status ports | On / Off | 开启此选项时,使能pipe_rx_eidleinfersel和pipe_rx_elecidle端口。这些端口用于PCI Express配置。 |
Enable PCIe pipe_rx_polarity port | On / Off | 开启此选项时,使能pipe_rx_polarity输入控制端口,此选项用于控制PCI Express配置的通道信号极性。当Standard PCS被配置用于PCIe时,此信号的置位会反转RX比特极性。对于其他的收发器配置规则,可选的rx_polinv端口将反转RX比特流的极性。 |