Generation 10デバイスにおけるメモリ・インタフェースIPの検証 (Japanese Ver of Verifying Mem Interfaces in Arria 10 Devices) (OJMEM1123)

28 Minutes Online Course

Course Description

本コースは、アルテラが新しく提供するArria® 10およびStratix® 10といったGeneration 10デバイスにおけるメモリ・インタフェースについて紹介する3番目のモジュールとなります。本トレーニングを通して、最大2.6Gbpsで動作可能なDDR4を含む外部メモリ・インタフェースの実装に向けた全く新しい高性能なアーキテクチャについて紹介します。本トレーニングのパート3では、altera_emif IPあるいは生成されたデザイン例を使用したaltera_emif IPのシミュレーション方法について説明します。IPが生成される際、IPはシミュレーションの実行に必要な全てのファイルを作成します。IPのタイミング解析についての説明以外にもタイミングのクロージングに関する推奨事項も内容に含まれます。altera_emifにハード・リソースが使用され、またタイミング・レポートが読みやすくなったことで、タイミング解析とクローズが簡単になりました。

At Course Completion

You will be able to:

  • シミュレーションを使用しGeneration 10 EMIFデザインの機能を検証
  • 通常のタイミング解析の実行方法および新しい早期I/Oタイミング解析の使用方法

Skills Required

  • デジタル・ロジック・デザインについての理解
  • メモリ・インタフェースの基礎知識
  • Quartus II開発ソフトウェアの使用経験
  • アルテラのデバイスに搭載されたメモリ・インタフェースについての一定の知識

Follow-on Courses

Upon completing this course, we recommend the following courses (in no particular order):

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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