再利用可能なデザイン・ブロックの生成方法:IPデザインとその実装 (Japanese Ver Creating Reusable Blocks: IP Design & Implementation) (OJIPR1001)

45 Minutes Online Course

Course Description

本トレーニングは3部構成となっており、これはそのパート2です。FPGAデザインがますます大規模かつ複雑になるにつれて、市場投入の短縮を図る手段として、かつて無いほどIPが使用されています。デザインにIPを含めることで設計者は同じ作業を一から始める必要がなくなり、デザインの新機能の開発や既存のデザインの改善に労力を集中することができます。では、独自のIPを作成するにはどうすればよいでしょうか?このトレーニングは、実用的で再利用可能なIPを作成する際に考慮すべきIPユーザー・フロー、IPファイルの生成、IPのパッケージングをはじめとする重要事項に焦点を当てています。

At Course Completion

You will be able to:

  • 一般的なIPユーザー・フローで動作するIPが生成できます
  • ファイルおよび信号名の変換を含むパッケージングについての推奨方法が理解できます
  • IPをカスタマイズするパラメータの生成と使用方法が理解できます

Skills Required

  • デジタル・ロジック・デザインの基礎知識をお持ちの方
  • HDL言語(VerilogもしくはVHDL)の使用経験をお持ちの方
  • Quartus IIソフトウェアの使用経験をお持ちの方
  • Tclスクリプトの知識をお持ちの方
  • SDCタイミング制約についての一定の知識をお持ちの方

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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