再利用可能なデザイン・ブロックの生成方法:IP再利用についての概要 (Japanese Ver Creating Reusable Blocks: Introduction to IP Reuse) (OJIPR1000)

26 Minutes Online Course

Course Description

本トレーニングは3部構成となっており、これはそのパート1です。FPGAデザインがますます大規模かつ複雑になるにつれて、市場投入の短縮を図る手段として、かつて無いほどIPが使用されています。デザインにIPを含めることで設計者は同じ作業を一から始める必要がなくなり、デザインの新機能の開発や既存のデザインの改善に労力を集中することができます。では、独自のIPを作成するにはどうすればよいでしょうか?このトレーニングは、高品質で簡単に再利用が可能なIPを作成したいと考えているIP設計者に向けて、アルテラのQuartus®ソフトウェアを使用した再利用可能なIPを設計するアルテラ独自の方法を紹介します。

At Course Completion

You will be able to:

  • 既存のIPと完全なデザインを再利用するメリットが理解できます
  • 実用的で再利用可能なIPの生成には何が必要となるかが理解できます

Skills Required

  • デジタル・ロジック・デザインの基礎知識をお持ちの方
  • HDL言語(VerilogもしくはVHDL)の使用経験をお持ちの方
  • Quartus IIソフトウェアの使用経験をお持ちの方
  • Tclスクリプトの知識をお持ちの方
  • SDCタイミング制約についての一定の知識をお持ちの方

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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